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申请/专利权人：英特尔公司

摘要：本发明涉及写出级生成的包围盒。系统、装置和方法可规定优化包括曲面细分和使用几何着色器的图形流水线中的工作负荷的分块渲染的技术。更具体的，系统、装置和方法提供由写出固定功能级基于几何数据生成一个或多个包围盒作为到图形流水线的一个或多个级的输入的方式。系统、装置和方法可并行地计算多个包围盒，并且改善玩家体验，并且启用更真实地渲染三维3D动作的全速度照相真实渲染例如，诸如人皮肤和面部表情。

主权项：1.一种性能增强的计算系统，包括：电源，用于向所述系统供应电力；图形流水线装置，所述图形流水线装置包括：图形流水线的写出固定功能级，用于：接收一个或多个对象的几何数据，以及基于所述几何数据生成一个或多个包围盒，其中所述写出固定功能级生成所述一个或多个包围盒作为到一个或多个图形处理级的输入；以及一个或多个写出缓冲器，所述写出固定功能级根据所述包围盒将经处理的顶点数据从所述图形流水线的一个或多个级写出到所述一个或多个写出缓冲器；以及显示子系统，通信地耦合至所述图形流水线装置，其中所述显示子系统用于视觉地呈现与所述包围盒相关联的一个或多个场景，其中当所述写出固定功能级的包围盒状态被禁用时，所述写出固定功能级被触发以将所述一个或多个包围盒写进所述一个或多个写出缓冲器中。

全文数据：写出级生成的包围盒技术领域[0001]各实施例一般地涉及图形处理架构。更具体地，各实施例涉及从图形处理架构中写出级生成包围盒。背景技术[0002]当前的并行图形数据处理可包括为了对图形数据执行诸如例如线性内插、曲面细分、光栅化、纹理映射、深度测试等特定操作而开发的系统和方法。传统上，图形处理器使用固定功能计算单元来处理图形数据。然而，最近，一部分图形处理器已经变得可编程，使这样的处理器能够支持更多种多样的用于处理顶点和片段数据的操作。例如，当前三维3D对象的“包围盒”（BV、凸壳可由中央处理单元CPU中的应用计算，作为到数个渲染方案的输入。[0003]为了进一步增加性能，图形处理器通常可实现诸如流水线的试图贯穿图形流水线的不同部分并行地处理尽可能多的图形数据的处理技术。具有单指令、多线程SIMT架构的并行图形处理器被设计为最大化图形流水线中并行处理的量。在SMT架构中，并行线程组试图尽可能频繁地将程序指令一起同步地执行以增加处理效率。这些解决方案依赖于主机处理器同步，这限制了诸如可能的并行处理的量这样的性能。[0004]附图简述[0005]实施例的各种优点将通过阅读以下说明和所附权利要求以及通过参考以下附图而变得为本领域技术人员所显而易见，在附图中：[0006]图1是展示计算机系统的框图，所述计算机系统被配置成实现本文描述的实施例的一个或多个方面；[0007]图2A到图2D展示了根据实施例的并行处理器部件；[0008]图3A到图3B是根据实施例的图形多处理器的框图；[0009]图4A到图4F展示了示例性架构，其中多个GPU通信地耦合至多个多核处理器；[0010]图5展示根据实施例的图形处理流水线；[0011]图6是根据实施例的管理写出固定功能级的方法的示例的流程图；[0012]图7是根据实施例的包围盒的示例的概念图；[0013]图8是根据实施例的为曲面细分绘制调用计算曲面细分绘制的每一个补片的包围盒的方法的示例的流程图；[0014]图9是根据实施例的计算包围盒的最小边界或最大边界中的一个或多个的累加器的示例的概念图；[0015]图10是根据实施例的有写出固定功能级的图形流水线的概念图；[0016]图11是根据实施例的头戴式显示器HMD系统的示例的图；[0017]图12是根据实施例包括于图11的HMD系统中的功能部件的示例的框图；[0018]图13是根据实施例包括于并行处理单元中的通用处理集群的示例的框图；[0019]图14是根据实施例可在并行处理单元内实现的图形处理流水线的示例的概念图；[0020]图15是根据实施例的串流多处理器的示例的框图；[0021]图16到图18是根据实施例的数据处理系统的概述的示例的框图；[0022]图19是根据实施例的图形处理引擎的示例的框图；[0023]图20到图22是根据实施例的执行单元的示例的框图；[0024]图23是根据实施例的图形流水线的示例的框图；[0025]图24A到图24B是根据实施例的图形流水线的示例的框图；[0026]图25是根据实施例的图形软件架构的示例的框图；[0027]图26是根据实施例的知识产权IP核开发系统的示例的框图；以及[0028]图27是根据实施例的片上系统集成电路的示例的框图。具体实施方式[0029]在以下描述中，阐述了众多具体的细节以提供对本发明的更透彻的理解。然而，本领域技术人员将显而易见，可在没有这些具体细节中的一者或多者的情况下实践本发明。在其他示例中，未描述众所周知的特征以避免使本发明模糊。[0030]系统概述[0031]图1是展示计算系统100的框图，所述计算系统被配置成实现本文描述的实施例的一个或多个方面。计算系统100包括处理子系统101，所述处理子系统具有一个或多个处理器102和系统存储器104,所述处理器与所述系统存储器经由可包括存储器中枢105的互连路径来通信。存储器中枢105可以是芯片组部件内的单独的部件，或可以集成在一个或多个处理器102内。存储器中枢105经由通信链路106与IO子系统111耦合。IO子系统111包括1〇中枢107,所述IO中枢可以使得计算系统100能够从一个或多个输入装置108接收输入。另外，IO中枢107可以使得显示控制器能够将输出提供给一个或多个显示装置110A，所述显示控制器可被包括在一个或多个处理器102中。在一个实施例中，与IO中枢107耦合的一个或多个显示装置IlOA可以包括本地、内部或嵌入式显示装置。[0032]在一个实施例中，处理子系统101包括一个或多个并行处理器112,所述并行处理器经由总线或其他通信链路113耦合至存储器中枢105。通信链路113可以是任何数目的基于标准的通信链路技术或协议中的一者（比如但不限于，PCI快速总线），或可以是供应方特定的通信接口或通信结构。在一个实施例中，一个或多个并行处理器112形成计算上集中的并行或向量处理系统，所述系统包括大量处理核和或处理集群（比如，集成众核MIC处理器）。在一个实施例中，一个或多个并行处理器112形成图形处理子系统，所述图形处理子系统可以将像素输出到经由IO中枢107耦合的一个或多个显示装置IlOA中的一者。一个或多个并行处理器112还可以包括显示控制器和显示接口（未示出）以使得能够直接连接到一个或多个显示装置110B。[0033]在I0子系统111内，系统存储单元114可以连接到I0中枢107以提供用于计算系统100的存储机制。I0开关116可以用于提供接口机制以实现I0中枢107与其他部件（比如，可集成到平台中的网络适配器118和或无线网络适配器119,以及可以经由一个或多个插入式装置120添加的各种其他装置之间的连接。网络适配器118可以是以太网适配器或另一有线网络适配器。无线网络适配器119可以包括以下各者中的一者或多者:Wi-Fi、蓝牙、近场通信NFC、或包括一个或多个无线电装置的其他网络装置。[0034]计算系统100可以包括未明确示出的其他部件，包括USB或其他端口连接件、光学存储驱动器、视频捕获装置等等，它们也可连接到IO中枢107。使图1中的各种部件互连的通信路径可使用任何合适的协议来实现，比如基于PCI外围部件互连的协议例如，PCI快速总线或任何其他总线或点对点通信接口和或协议（比如，NV-Link高速互连、或本领域中已知的互连协议）。[0035]在一个实施例中，一个或多个并行处理器112包括针对图形和视频处理进行优化的电路包括例如），视频输出电路），并且构成图形处理单元GPU。在另一个实施例中，一个或多个并行处理器112包括针对通用处理进行优化的电路，同时保持本文更详细地描述的底层计算架构。在又一个实施例中，计算系统100的部件可与一个或多个其他系统元件一起集成在单个集成电路上。例如，一个或多个并行处理器112、存储器中枢105、处理器102和IO中枢107可以集成到芯片上系统（SoC集成电路中。可替代地，计算系统100的部件可以集成到单个封装中以形成封装中系统SIP配置。在一个实施例中，计算系统100的部件的至少一部分可以集成到多芯片模块MCM中，所述MCM可以与其他多芯片模块一起互连到模块化计算系统中。[0036]将认识到的是，本文示出的计算系统100是展示性的，并且各种变型和修改是有可能的。可根据需要修改连接拓扑，包括桥的数目和排、（多个处理器102的数目和（多个并行处理器112的数目。例如，在一些实施例中，系统存储器104直接而非通过桥连接到多个）处理器102,而其他装置经由存储器中枢105和（多个处理器102与系统存储器104通信。在其他替代性拓扑中，（多个并行处理器112连接到IO中枢107或直接连接到一个或多个处理器102中的一者，而非连接到存储器中枢105。在其他实施例中，IO中枢107和存储器中枢105可集成到单个芯片中。一些实施例可包括经由多个插口附接的两组或更多组处理器102,它们可以与（多个并行处理器112的两个或更多个实例耦合。[0037]本文中示出的一些特定部件是可选的，并且可以不被包括在计算系统100的所有实现方式中。例如，可支持任何数量的插入式卡或外设，或可消除一些部件。此外，一些架构可对于与图1中展示的那些部件类似的部件使用不同的术语。例如，在一些架构中，存储器中枢105可称为北桥，而IO中枢107可称为南桥。[0038]图2A展示了根据实施例的并行处理器200。并行处理器200的各种部件可使用一个或多个集成电路装置来实现，比如可编程处理器、专用集成电路ASIC或现场可编程门阵列FPGA。根据实施例，所展示的并行处理器200是图1中所示的一个或多个并行处理器112的变体。[0039]在一个实施例中，并行处理器200包括并行处理单元202。所述并行处理单元包括IO单元204,所述IO单元实现与其他装置包括并行处理单元202的其他实例）的通信。IO单元204可直接连接到其他装置。在一个实施例中，IO单元204经由使用中枢或开关接口比如，存储器中枢105来与其他装置连接。存储器中枢105与IO单元204之间的连接形成通信链路113。在并行处理单元202内，IO单元204与主机接口206和存储器交叉开关memorycrossbar216连接，其中，主机接口206接收涉及执行处理操作的命令，并且存储器交叉开关216接收涉及执行存储器操作的命令。[0040]当主机接口206经由IO单元204接收命令缓冲时，主机接口206可以将用于执行那些命令的工作操作导引至前端208。在一个实施例中，前端208与调度器210耦合，该调度器210被配置成将命令或其他工作项目分布至处理集群阵列212。在一个实施例中，调度器210确保在任务被分布至处理集群阵列212的处理集群之前，处理集群阵列212被适当地配置且处于有效状态。在一个实施例中，调度器210是经由在微控制器上执行的固件逻辑实现的。微控制器实现的调度器210可配置用于以粗粒度和细粒度执行复杂的调度和工作分布操作，从而实现在处理阵列212上执行的线程的快速抢占和上下文切换。在一个实施例中，主机软件可以经由多个图像处理门铃中的一个来证明工作负荷以用于在处理阵列212上调度。随后工作负荷可以由调度器微控制器内的调度器210逻辑跨处理阵列212自动地分布。[0041]处理集群阵列212可以包括多达“N”个处理集群（例如，集群214A、集群214B、直到集群214N。处理集群阵列212的每一个集群214A-214N都可以执行大量的并发线程。调度器210可以使用各种调度和或工作分布算法来将工作分配给处理集群阵列212的集群214A-214N，各种调度和或工作分布算法可取决于为每一种类型的程序或计算而产生的工作负荷而变化。调度可以由调度器210动态地处置，或者可以在配置用于由处理集群阵列212执行的程序逻辑的编译期间部分地由编译器逻辑辅助。在一个实施例中，可以将处理集群阵列212的不同集群214A-214N分配用于处理不同类型的程序，或用于执行不同类型的计算。[0042]可以将处理集群阵列212配置成执行各种类型的并行处理操作。在一个实施例中，将处理集群阵列212配置成执行通用并行计算操作。例如，处理集群阵列212可以包括用于执行处理任务的逻辑，处理任务包括过滤视频和或音频数据、执行建模操作包括物理操作）、以及执行数据变换。[0043]在一个实施例中，处理集群阵列212被配置成执行并行的图形处理操作。在其中并行处理器200被配置成执行图形处理操作的实施例中，处理集群阵列212可以包括用于支持执行这样的图形处理操作的附加逻辑，包括但不限于用于执行纹理操作的纹理采样逻辑、以及曲面细分逻辑和其他顶点处理逻辑。另外，处理集群阵列212可以被配置成执行与图形处理有关的着色器程序，比如但不限于顶点着色器、曲面细分着色器、几何着色器和像素着色器。并行处理单元202可以经由IO单元204传递来自系统存储器的数据以供处理。在处理期间，可以将所传递的数据在处理期间存储到芯片上存储器（例如，并行处理器存储器222，然后将其写回到系统存储器。[0044]在一个实施例中，当并行处理单元202用于执行图形处理时，调度器210可以被配置成将处理工作负荷划分成近似等规模的任务，以更好地使得能够将图形处理操作分布到处理集群阵列212中的多个集群214A至214N。在一些实施例中，处理集群阵列212的多个部分可以被配置成执行不同类型的处理。例如，第一部分可被配置成执行顶点着色和拓扑生成，第二部分可被配置成执行曲面细分和几何着色，并且第三部分可被配置成执行像素着色或其他屏幕空间操作，以产生供显示的渲染图像。由集群214A至214N中的一者或多者产生的中间数据可存储在缓冲器中以允许在集群214A至214N之间传输所述中间数据以供进一步处理。[0045]在操作期间，处理集群阵列212可以经由调度器210来接收待执行的处理任务，所述调度器从前端208接收定义处理任务的命令。针对图形处理操作，处理任务可以包括待处理的数据例如，表面补片patch数据、图元数据primitivedata、顶点数据和或像素数据的索引以及状态参数和定义要如何处理数据例如，要执行什么程序的命令。调度器210可被配置成获取与任务相对应的索引，或可从前端208接收这些索引。前端208可以被配置成确保在发起由进入的命令缓冲例如，分批缓冲、推动缓冲等）指定的工作负荷之前处理集群阵列212被配置成有效状态。[0046]并行处理单元202的一个或多个实例中的每一个都可以与并行处理器存储器222耦合。并行处理器存储器222可以经由存储器交叉开关216来访问，存储器交叉开关216可以从处理集群阵列212以及IO单元204接收存储器请求。存储器交叉开关216可以经由存储器接口218访问并行处理器存储器222。存储器接口218可以包括多个分区单元例如，分区单元220A、分区单元220B、直到分区单元220N，每一个分区单元都可以耦合至并行处理器存储器222的一部分例如，存储器单元）。在一种实现方式中，将分区单元220A-220N的数量配置成等于存储器单元的数量，使得第一分区单元220A具有对应的第一存储器单元224A，第二分区单元220B具有对应的存储器单元224B，并且第N分区单元220N具有对应的第N存储器单元224N。在其他实施例中，分区单元220A-220N的数量可以不等于存储器装置的数量。[0047]在各种实施例中，存储器单元224A至224N可以包括各种类型的存储器装置，包括动态随机存取存储器（DRAM或图形随机存取存储器（比如，同步图形随机存取存储器SGRAM，包括图形双数据速率GDDR存储器）。在一个实施例中，存储器单元224A至224N还可包括3D堆叠式存储器，包括但不限于高带宽存储器HBM。本领域技术人员将认识到，存储器单元224A至224N的具体的实现方式可以变化，并且可以选自各种常规设计中的一者。植染目标（比如，桢缓冲器或纹理映射texturemap可跨越存储器单元224A至224N存储，从而允许分区单元220A至220N并行写入每个渲染目标的多个部分以高效地使用并行处理器存储器222的可用带宽。在一些实施例中，可排除并行处理器存储器222的本地实例，以有利于结合本地高速缓存存储器来利用系统存储器的统一的存储器设计。[0048]在一个实施例中，处理集群阵列212的集群214A-214N中的任何一个都可以处理将被写入并行处理器存储器222内的存储器单元224A-224N中的任何一个的数据。可以将存储器交叉开关216配置成将每一个集群214A-214N的输出传递到可以对输出执行附加的处理操作的任何分区单元220A-220N或另一集群214A-214N。每一个集群214A-214N都可以通过存储器交叉开关216与存储器接口218通信，以便从各种外部存储器装置读取或向各种外部存储器装置写入。在一个实施例中，存储器交叉开关216具有到存储器接口218的连接以与IO单元204通信，并具有到并行处理器存储器222的本地实例的连接，从而使不同的处理集群214A-214N内的处理单元能够与系统存储器或不在并行处理单元202本地的其他存储器通信。在一个实施例中，存储器交叉开关216可以使用虚拟通道以分离集群214A-214N与分区单元220A-220N之间的业务流。[0049]虽然在并行处理器200内展示了并行处理单元202的单个实例，但是可以包括并行处理单元202的任何数目的实例。例如，可以在单个插入式卡上提供并行处理单元202的多个实例，或可以将多个插入式卡互连。并行处理单元202的不同实例可以被配置成即使这些不同实例具有不同数目的处理核、不同量的本地并行处理器存储器和或其他配置差异而仍互操作。例如且在一个实施例中，并行处理单元202的一些实例可以相对于其他实例包括更高精度浮点单元。包括并行处理单元202或并行处理器200的一个或多个实例的系统可以以多种配置和形状因数来实现，包括但不限于台式、膝上型或手持式个人计算机、服务器、工作站、游戏控制台和或嵌入式系统。[0050]图2B是根据实施例的分区单元220的框图。在一个实施例中，分区单元220是图2A的分区单元220A至220N中的一者的实例。如所展示，分区单元220包括L2高速缓存221、帧缓冲器接口225和ROP226光栅操作单元）丄2高速缓存221是读写高速缓存，其被配置成执行从存储器交叉开关216和ROP226接收的加载和存储操作。由L2高速缓存221将读未命中readmiss和紧急回写请求输出到帧缓冲器接口225以供处理。也可以经由帧缓冲器接口225将更新发送到帧缓冲器以供处理。在一个实施例中，帧缓冲器接口225与并行处理器存储器中的存储器单元（比如，图2的存储器单元224A至224N例如，在并行处理器存储器222内）中的一者交界。[0051]在图形应用中，ROP226是执行诸如模板印刷（stencil、z测试、混合等等的光栅操作的处理单元。随后ROP226输出存储在图形存储器中的处理过的图形数据。在一些实施例中，ROP226包括压缩逻辑，该压缩逻辑用于压缩写入到存储器的深度或颜色数据，并且解压缩从存储器读取的深度或颜色数据。压缩逻辑可以是利用多种压缩算法的一种或多种的无损压缩逻辑。由ROP226执行的压缩的类型可以基于待压缩的数据的统计特性而变化。例如，在一个实施例中，A颜色压缩逐图块地对深度和颜色数据执行。[0052]在一些实施例中，ROP226被包括在每个处理集群（例如，图2的集群214A至214N内而非包括在分区单元220内。在这样的实施例中，经由存储器交叉开关216来传输针对像素数据的读和写请求而非像素片段数据。已处理的图形数据可在显示装置（比如，图1的一个或多个显示装置110中的一者上显示、被路由以供由（多个处理器102进一步处理、或被路由以供由图2A的并行处理器200内的处理实体中的一者进一步处理。[0053]图2C是根据实施例的并行处理单元内的处理集群214的框图。在一个实施例中，处理集群是图2的处理集群214A至214N中的一者的实例。处理集群214可以被配置成并行执行许多线程，其中，术语“线程”是指在一组特定的输入数据上执行的特定程序的实例。在一些实施例中，在不提供多个独立的指令单元的情况下，使用单指令多数据SIMD指令发布技术以支持对大量线程的并行执行。在其他实施例中，在使用共同指令单元的情况下，使用单指令多线程SMT技术以支持对大量一般为同步的线程的并行执行，所述共同指令单元被配置成将指令发布到处理集群中的每一者内的一组处理引擎。不同于Snro执行制度其中，所有处理引擎通常执行相同的指令），SMT执行允许不同的线程更容易沿着分歧的执行路径通过给定的线程程序。本领域技术人员将理解，SMD处理制度表示SMT处理制度的功能性子集。[0054]可以经由流水线管理器232来控制处理集群214的操作，所述流水线管理器将处理任务分布到SMT并行处理器。流水线管理器232从图2的调度器210接收指令，并且经由图形多处理器234和或纹理单元236来管理对那些指令的执行。所展示的图形多处理器234是SMT并行处理器的示例性实例。然而，具有不同架构的各种类型的SMT并行处理器可被包括在处理集群214内。图形多处理器234的一个或多个实例可以被包括在处理集群214内。图形多处理器234可以处理数据，并且数据交叉开关240可以用于将已处理的数据分布到多个可能的目的地包括其他着色器单元）中的一者。流水线管理器232可以通过指定待经由数据交叉开关240分布的已处理的数据的目的地来促进已处理的数据的分布。[0055]处理集群214内的每一个图形多处理器234都可以包括完全相同的一组功能执行逻辑例如，算术逻辑单元、加载-存储单元等）。能以流水线方式配置功能执行逻辑，在流水线方式中，在先前的指令完成之前，可发布新指令。功能执行逻辑支持多种多样的操作，包括整数和浮点算术、比较操作、布尔操作、位移位和各种代数函数的计算。在一个实施例中，可以利用同一功能性单元硬件来执行不同的操作，并且可以存在功能单元的任何组合。[0056]传输至处理集群214的指令构成线程。跨一组并行处理引擎而执行的一组线程是线程组。线程组对不同的输入数据执行同一程序。可以将线程组内的每一个线程分配给图形多处理器234内的不同的处理引擎。线程组可包括比图形多处理器234内的处理引擎的数量少的线程。当线程组包括比处理引擎的数量少的线程时，处理引擎中的一个或多个在线程组正在被处理的周期期间可以是空闲的。线程组也可包括比图形多处理器234内的处理引擎的数量多的线程。当线程组包括比图形多处理器234内的处理引擎的数量多的线程时，处理可以在连续的时钟周期上执行。在一个实施例中，可在图形多处理器234上并发地执行多个线程组。[0057]在一个实施例中，图形多处理器234包括内部高速缓存存储器以执行加载和存储操作。在一个实施例中，图形多处理器234可以放弃内部高速缓存，并且使用处理集群214内的高速缓存存储器例如，Ll高速缓存308。每个图形多处理器234还有权访问在所有处理集群214当中共享并且可用于在线程之间转移数据的分区单元例如，图2的分区单元220A至220N内的L2高速缓存。图形多处理器234还可访问芯片外全局存储器，所述芯片外全局存储器可以包括本地并行处理器存储器和或系统存储器中的一者或多者。可将在并行处理单元202外部的任何存储器用作全局存储器。多个实施例（其中处理集群214包括图形多处理器234的多个实例可以共享共同的指令和数据，这些指令和数据可存储在Ll高速缓存308中。[0058]每个处理集群214可包括MMU245存储器管理单元），所述MMU被配置成将虚拟地址映射到物理地址中。在其他实施例中，MMU245的一个或多个实例可驻留在图2的存储器接口218内。MMU245包括：一组页表条目（PTE，用于将图块（tile更多地讨论分块tiling的虚拟地址映射到物理地址；以及可选地高速缓存行索引。MMU245可包括可驻留在图形多处理器234或Ll高速缓存或处理集群214内的地址转换后备缓冲器TLB或高速缓存。物理地址经处理以分布表面数据存取局部性，从而允许在分区单元当中实现高效的请求交错。高速缓存行索引可用于确定针对高速缓存行的请求是命中还是未命中。[0059]在图形和计算应用中，处理集群214可被配置成使得每个图形多处理器234耦合至纹理单元236以用于执行纹理映射操作，例如确定纹理样本位置、读取纹理数据和过滤纹理数据。根据需要，从内部纹理Ll高速缓存未示出）或在一些实施例中从图形多处理器234内的Ll高速缓存读取纹理数据，并且从L2高速缓存、本地并行处理器存储器或系统存储器获取所述纹理数据。每个图形多处理器234将已处理的任务输出到数据交叉开关240以将已处理的任务提供给另一个处理集群214,以供进一步处理或以经由存储器交叉开关216将已处理的任务存储在L2高速缓存、本地并行处理器存储器或系统存储器中。preROP242例如，预光栅操作单元被配置成从图形多处理器234接收数据、将数据导引到ROP单元，这些ROP单元可与如本文描述的分区单元例如，图2的分区单元220A至220N位于一起。preROP242单元可以执行针对颜色混合的优化、组织像素颜色数据和执行地址转换。[0060]将认识到的是，本文描述的核架构是展示性的，并且各种变型和修改是有可能的。任何数目的处理单元例如，图形多处理器234、纹理单元236、preR0P242等）可被包括在处理集群214内。此外，虽然仅示出了一个处理集群214,但是如本文描述的并行处理单元可以包括处理集群214的任何数目的实例。在一个实施例中，每个处理集群214可以被配置成使用单独的且截然不同的处理单元、Ll高速缓存等独立于其他处理集群214来操作。[0061]图2D示出了根据一个实施例的图形多处理器234。在这样的实施例中，图形多处理器234与处理集群214的流水线管理器232耦合。图形多处理器234具有执行流水线，包括但不限于:指令高速缓存252、指令单元254、地址映射单元256、寄存器堆258、一个或多个通用图形处理单元GPGPU核262和一个或多个加载存储单元266APGPU核262和加载存储单元266经由存储器和高速缓存互连268与高速缓存存储器272和共享存储器270耦合。[0062]在一个实施例中，指令高速缓存252从流水线管理器232接收待执行的指令流。这些指令被高速缓存在指令高速缓存252中，并且由指令单元254分派以供执行。指令单元254可以将指令分派为线程组例如，线程束），其中线程组的每个线程被指派给GPGPU核262内的一不同执行单元。指令可以通过指定统一地址空间内的地址来访问本地、共享或全局地址空间中的任一者。地址映射单元256可以用于将统一地址空间中的地址转换成可以由加载存储单元266访问的截然不同的存储器地址。[0063]寄存器堆258为图形多处理器324的功能单元提供一组寄存器。寄存器堆258为连接到图形多处理器324的功能单元例如，GPGPU核262、加载存储单元266的数据路径的操作数提供临时存储。在一个实施例中，在这些功能单元中的每一者之间划分寄存器堆258，使得每个功能单元分配有寄存器堆258的专用部分。在一个实施例中，在由图形多处理器324执行的不同线程束之间划分寄存器堆258。[0064]GPGPU核262可以各自包括浮点单元FPU和或整数算术逻辑单元ALU，这些FPU和整数ALU用于执行图形多处理器324的指令。根据实施例，GPGPU核262可以在架构上是类似的，或可以在架构上是不同的。例如且在一个实施例中，GPGPU核262的第一部分包括单精度FPU和整数ALU，而GPGPU核的第二部分包括双精度FPU。在一个实施例中，FPU可以针对浮点算术实现IEEE754-2008标准，或可以实现可变精度浮点算术。图形多处理器324可以另外包括一个或多个固定功能或特殊功能单元以执行特定的功能（比如，复制矩形或像素混合操作）。在一个实施例中，GPGPU核中的一者或多者也可以包括固定或特殊功能逻辑。[0065]在一个实施例中，GPGPU核262包括能够对多组数据执行单条指令的SMD逻辑。在一个实施例中，GPGI3U核262可以物理地执行SIMD4、SMD8和SIMD16指令，并且逻辑地执行SMDl、SMD2和SMD32指令。用于GPGPU核的SMD指令可以由着色器编译器在编译时生成，或者可以在执行为单程序多数据SPMD或SHIT架构编写和编译的程序时自动生成。为SMT执行模型而配置的程序的多个线程可以经由单条SMD指令而执行。例如，在一个实施例中，执行相同或类似操作的八个S頂T线程可以经由单个S頂D8逻辑单元并行地执行。[0066]存储器和高速缓存互连268是互连网络，该互连网络将图形多处理器234的功能单元中的每一个连接到寄存器堆258，并连接到共享存储器270。在一个实施例中，存储器和高速缓存互连268是交叉开关互连，该交叉开关互连允许加载存储单元266在共享存储器270与寄存器堆258之间实现加载和存储操作。寄存器堆258能以与GPGPU核262相同的频率操作，由此在GPGPU核262与寄存器堆258之间的数据传递是非常低等待时间的。共享存储器270可以用来实现在图形多处理器234内的功能单元上执行的线程之间的通信。高速缓存存储器272可以用作例如数据高速缓存，以便对功能单元与纹理单元236之间通信的纹理数据进行高速缓存。共享存储器270也可以用作程序管理的高速缓存。在GPGPU核262上执行的线程能以程序方式还将除了存储在高速缓存存储器272内的经自动高速缓存的数据之外的数据存储在共享存储器内。[0067]图3A到图3B展示了根据实施例的附加图形多处理器。所展示的图形多处理器325、350是图2C的图形多处理器234的变体。所展示的图形多处理器325、350可以被配置为能够同时执行大量执行线程的流传送多处理器SM。[0068]图3A示出了根据附加实施例的图形多处理器325。图形多处理器325相对于图2D的图形多处理器234包括执行资源单元的多个附加实例。例如，图形多处理器325可以包括指令单元332A至332B、寄存器堆334A-334B和纹理单元344A-344B的多个实例。图形多处理器325还包括多组图形或计算执行单元（例如，GPGI3U核336A至336B、GPGHJ核337A至337B、GPGPU核338A至338B和多组加载存储单元340A至340B。在一个实施例中，执行资源单元具有共同的指令高速缓存330、纹理和或数据高速缓存存储器342以及共享存储器346。[0069]各种部件可以经由互连结构327通信。在一个实施例中，互连结构327包括一个或多个交叉开关以启用图形多处理器325的各种部件之间的通信。在一个实施例中，互连结构327是分开的高速网络结构层，图形多处理器325的每一个部件堆叠在该高速网络结构层上。图形多处理器325的部件经由互连结构327与远程部件通信。例如，GPGPU核336A-336B、337A-337B以及338A-338B可以各自经由互连结构327与共享存储器346通信。互连结构327可以仲裁图形多处理器325内的通信以确保部件之间的公平的带宽分配。[0070]图3B示出了根据附加实施例的图形多处理器350。图形处理器包括多组执行资源356A至356D，其中，每一组执行资源包括多个指令单元、寄存器堆、GPGPU核和加载存储单元，如图2D和图3A中所展示。执行资源356A至356D可以与纹理单元360A至360D—致地工作以进行纹理操作，同时共享指令高速缓存354和共享存储器362。在一个实施例中，执行资源356A至356D可以共享指令高速缓存354和共享存储器362以及纹理和或数据高速缓存存储器358A至358B的多个实例。各种部件可以经由类似于图3A的互连结构327的互连结构352来通信。[0071]本领域技术人员将理解，图1、图2A至图2D以及图3A至图3B中所描述的架构就本实施例的范围而言是描述性的和非限制性的。因此，在不背离本文描述的实施例的范围的情况下，本文描述的技术可在任何正确配置的处理单元上实现，所述处理单元包括但不限于一个或多个移动应用处理器、一个或多个台式计算机或服务器中央处理单元CPU包括多核CPU、一个或多个并行处理单元（比如，图2的并行处理单元202以及一个或多个图形处理器或专用处理单元。[0072]在一些实施例中，如本文描述的并行处理器或GPGPU通信地耦合至主机处理器核以加速图形操作、机器学习操作、模式分析操作和各种通用GPUGPGPU功能。GPU可经由总线或其他互连例如，比如PCIe或NVLink的高速互连通信地耦合至主机处理器核。在其他实施例中，GPU可集成在与这些核相同的封装或芯片上，并且经由内部的处理器总线互连即，在所述封装或芯片的内部通信地耦合至这些核。不管连接GPU的方式如何，处理器核都可用工作描述符中所包含的命令指令序列的形式将工作分配给GPUt3GPU然后使用专用的电路逻辑来高效地处理这些命令指令。[0073]用于GPU至主机处理器互连的技术[0074]图4A展示了示例性架构，其中多个GPU410至413经由高速链路440至443例如，总线、点对点互连等通信地耦合至多个多核处理器405至406。在一个实施例中，取决于实现方式，高速链路440至443支持4GBs、30GBs、80GBs或更高的通信吞吐量。可使用各种互连协议，包括但不限于PCIe4.0或5.0以及NVLink2.0。然而，本发明的基本原理并不限于任何特定的通信协议或吞吐量。[0075]另外，在一个实施例中GPU410至413中的两者或更多者经由高速链路444至445互连，这些高速链路可使用与用于高速链路440至443的协议链路相同或不同的协议链路来实现。类似地，多核处理器405至406中的两者或更多者可经由高速链路433相连接，所述高速链路可以是以20GBs、30GBs、120GBs或更高操作的对称多处理器（SMP总线。可替代地，图4A中所示的各种系统部件之间的所有通信可使用相同的协议链路例如，经由共同的互连结构来实现。然而，如所提到，本发明的基本原理并不限于任何特定类型的互连技术。[0076]在一个实施例中，每个多核处理器405至406分别经由存储器互连430至431通信地耦合至处理器存储器401至402,并且每个GPU410至413分别经由GPU存储器互连450至453通信地耦合至GPU存储器420至423。存储器互连430至431以及450至453可利用相同或不同的存储器访问技术。通过示例的方式且不受限制地，处理器存储器401至402和GPU存储器420至423可以是易失性存储器，比如动态随机存取存储器DRAM包括堆叠式DRAM、图形DDRSDRAMGDDR例如，GDDR5、GDDR6或高带宽存储器HBM，和或可以是非易失性存储器，比如3DXPoint或纳米随机存取存储器。在一个实施例中，存储器的某一部分可以是易失性存储器，并且另一部分可以是非易失性存储器（例如，使用两级存储器（2LM层级结构。[0077]如下文所描述，虽然各种处理器405至406和GPU410至413可以分别物理地耦合至特定的存储器401至402、420至423,但是可实现统一存储器架构，其中相同的虚拟系统地址空间（也称为“有效地址”空间）被分布在所有各个物理存储器当中。例如，处理器存储器401至402可各自包括64GB的系统存储器地址空间，并且GPU存储器420至423可各自包括32GB的系统存储器地址空间（在本示例中产生总共256GB的可寻址存储器）。[0078]图4B展示了根据一个实施例的针对多核处理器407与图形加速模块446之间的互连的附加细节。图形加速模块446可包括集成在线卡上的一个或多个GPU芯片，所述线卡经由高速链路440耦合至处理器407。可替代地，图形加速模块446可集成在与处理器407相同的封装或芯片上。[0079]所展示的处理器407包括多个核460A至460D，每个核具有转换后备缓冲器translationlookasidebuffer461A至461D和一个或多个高速缓存462A至462D。这些核可包括用于执行指令和处理数据的各种其他部件，未展示这些部件以避免使本发明的基本原理模糊例如，指令获取单元、分支预测单元、解码器、执行单元、重排序缓冲器等）。高速缓存462A至462D可包括1级LI和2级L2高速缓存。另外，一个或多个共享的高速缓存426可被包括在缓存层级结构中并且由多组核460A至460D共享。例如，处理器407的一个实施例包括24个核，每个核具有其自身的Ll高速缓存、12个共享的L2高速缓存和12个共享的L3高速缓存。在本实施例中，L2和L3高速缓存中的一者由两个邻近的核共享。处理器407和图形加速器集成模块446与系统存储器441连接，所述系统存储器可包括处理器存储器401至402〇[0080]经由通过一致性总线464上的核间通信来保持存储在各种高速缓存462A至462D、456和系统存储器441中的数据和指令的一致性。例如，每个高速缓存可具有与其相关联的高速缓存一致性逻辑电路以响应于检测到的至特定高速缓存行的读或写来经由一致性总线464进行通信。在一个实现方式中，经由一致性总线464来实现高速缓存监听协议，以监听高速缓存访问。高速缓存监听一致性技术是为本领域技术人员所充分理解的，并且此处将不加以详细描述以避免使本发明的基本原理模糊。[0081]在一个实施例中，代理电路425将图形加速模块446通信地耦合至一致性总线464，从而允许图形加速模块446作为核的对等物来参与到高速缓存一致性协议中。特定地，接口435经由高速链路440例如，PCIe总线、NVLink等提供至代理电路425的连接性，并且接口437将图形加速模块446连接到链路440。[0082]在一个实现方式中，加速器集成电路436代表图形加速模块446的多个图形处理引擎431、432、N来提供高速缓存管理、存储器访问、上下文管理和中断管理服务。图形处理引擎431、432、N可各自包括单独的图形处理单元GPU。可替代地，图形处理引擎431、432、N可包括GHJ内的不同类型的图形处理引擎，比如图形执行单元、媒体处理引擎例如，视频编码器解码器）、采样器和位块传输blit引擎。换句话说，图形加速模块可以是具有多个图形处理引擎431至432、N的GPU，或图形处理引擎431至432、N可以是集成在共同的封装、线卡或芯片上的个体GHJ。[0083]在一个实施例中，加速器集成电路436包括存储器管理单元MMU439以用于执行各种存储器管理功能，比如虚拟至物理存储器转换也称为有效至真实存储器转换和用于访问系统存储器441的存储器访问协议。MMU439还可包括转换后备缓冲器TLB未示出）以用于将虚拟有效缓存到物理真实地址转换。在一个实现方式中，高速缓存438存储命令和数据以供由图形处理引擎431至432、N进行有效访问。在一个实施例中，存储在高速缓存438和图形存储器433至434、N中的数据与核高速缓存462A至462D、456以及系统存储器411保持一致。如所提到，这可经由代理电路425来实现，所述代理电路代表高速缓存438和存储器433至434、N来参与到高速缓存一致性机制中（例如，将与对处理器高速缓存462A至462D、456上的高速缓存行的修改访问有关的更新发送到高速缓存438,和从高速缓存438接收更新。[0084]一组寄存器445存储用于由图形处理引擎431至432、N执行的线程的上下文数据，并且上下文管理电路448管理线程上下文。例如，上下文管理电路448可在上下文切换期间执行保存和恢复操作以保存和恢复各种线程的上下文例如，其中，第一线程被保存并且第二线程被存储，使得可以由图形处理引擎执行第二线程）。例如，在上下文切换时，上下文管理电路448可将当前寄存器值存储到存储器中的指定的区域例如，由上下文指针标识）。然后，其可在返回到上下文时恢复这些寄存器值。在一个实施例中，中断管理电路447接收并处理从系统装置接收到的中断。[0085]在一个实现方式中，由MMU439将来自图形处理引擎431的虚拟有效地址转换成系统存储器411中的真实物理地址。加速器集成电路436的一个实施例支持多个例如，4、8、16个）图形加速器模块446和或其他加速器装置。图形加速器模块446可专用于在处理器407上执行的单个应用，或可在多个应用之间共享。在一个实施例中，呈现虚拟化图形执行环境，其中多个应用或虚拟机器VM共享图形处理引擎431至432、N的资源。这些资源可被再分为“切片（slice”，这些切片基于与不同的VM和或应用相关联的处理要求和优先权来被分配给这些VM和或应用。[0086]因此，加速器集成电路起至图形加速模块446的系统的桥的作用，并且提供地址转换和系统存储器高速缓存服务。另外，加速器集成电路436可为主机处理器提供虚拟化设施，以管理图形处理引擎的虚拟化、中断和存储器管理。[0087]由于图形处理引擎431至432、N的硬件资源被显式地映射到由主机处理器407所见的真实地址空间，所以任何主机处理器都可以使用有效地址值来直接寻址这些资源。在一个实施例中，加速器集成电路436的一个功能是物理地分离图形处理引擎431至432、N，使得它们向系统呈现为独立的单元。[0088]如所提到，在所展示的实施例中，一个或多个图形存储器433至434、M分别耦合至图形处理引擎431至432、N中的每一者。图形存储器433至434、M存储由图形处理引擎431至432、N中的每一者处理的指令和数据。图形存储器433至434、M可以是易失性存储器，比如DRAM包括堆叠式DRAM、GDDR存储器例如，GDDR5、GDDR6或HBM，和或可以是非易失性存储器，比如3DXPoint或纳米随机存取存储器Nano-Ram。[0089]在一个实施例中，为减少链路440上的数据业务，使用偏置技术以确保存储在图形存储器433至434、M中的数据是将被图形处理引擎431至432、N使用最频繁并且优选地不被核460A至460D使用至少不是频繁地的数据。类似地，偏置机制试图将由核且优选地不是由图形处理引擎431至432、N所需的数据保存在这些核的高速缓存462A至462D、456和系统存储器411内。[0090]图4C展示了另一个实施例，其中加速器集成电路436被集成在处理器407内。在本实施例中，图形处理引擎431至432、N经由接口437和接口435再次，这些接口可利用任何形式的总线或接口协议通过高速链路440来直接通信到加速器集成电路436。加速器集成电路436可执行与关于图4B所描述的操作相同的操作，但考虑到其与一致性总线462和高速缓存的462A至462D、426极为接近而潜在地处于更高的吞吐量。[0091]—个实施例支持不同的编程模型，包括专用进程编程模型（没有图形加速模块虚拟化和共享的编程模型具有虚拟化）。后者可包括由加速器集成电路436控制的编程模型和由图形加速模块446控制的编程模型。[0092]在专用进程模型的一个实施例中，图形处理引擎431至432、N在单一操作系统下专用于单个应用或进程。单个应用可以将其他应用请求汇集funnel到图形引擎431至432、N，从而在VM分区内提供虚拟化。[0093]在专用进程编程模型中，可由多个VM应用分区共享图形处理引擎431至432、N。共享的模型需要系统管理程序虚拟化图形处理引擎431至432、N，以允许由每个操作系统进行访问。针对无管理程序的单分区系统，图形处理引擎431至432、N由操作系统所拥有。在两种情况下，操作系统可以虚拟化图形处理引擎431至432、N以提供对每个进程或应用的访问。[0094]针对共享的编程模型，图形加速模块446或个别图形处理引擎431至432、N使用进程句柄来选择进程要素。在一个实施例中，进程要素存储在系统存储器411中，并且可使用本文描述的有效地址至真实地址转换技术来寻址。进程句柄可以是在向图形处理引擎431至432、N登记其上下文也就是说，调用系统软件以将进程要素添加到进程要素链表时被提供给主机进程的特定于实现方式的值。进程句柄的较低的16位可以是进程要素链表内的进程要素的偏移。[0095]图4D展示了示例性加速器集成切片490。如本文所使用，“切片”包括加速器集成电路436的处理资源的指定部分。系统存储器411内的应用有效地址空间482存储进程要素483。在一个实施例中，响应于来自处理器407上执行的应用480的GPU调用481来存储进程要素483。进程要素483包含对应的应用480的进程状态。包含在进程要素483中的工作描述符TO484可以是由应用请求的单作业，或可包含指向作业队列的指针。在后一种情况下，WD484是指向应用的地址空间482中的作业请求队列的指针。[0096]图形加速模块446和或个别图形处理引擎431至432、N可以由系统中的所有进程或进程子集共享。本发明的实施例包括用于设置进程状态并将WD484发送到图形加速模块446以在虚拟化环境中开始作业的基础设施。[0097]在一个实现方式中，专用进程编程模型是特定于实现方式的。在这个模型中，单进程拥有图形加速模块446或个别图形处理引擎431。由于图形加速模块446由单进程所拥有，所以在指派图形加速模块446的时候，管理程序针对拥有的分区初始化加速器集成电路436并且操作系统针对拥有的进程初始化加速器集成电路436。[0098]在操作中，加速器集成切片490中的WD获取单元491获取下一个WD484,所述下一个WD包括待由图形加速模块446的图形处理引擎中的一者完成的工作的指示。来自WD484的数据可存储在寄存器445中，并且由如所展示的MMU439、中断管理电路447和或上下文管理电路446使用。例如，MMU439的一个实施例包括用于访问OS虚拟地址空间485内的段页表486的段页行走电路。中断管理电路447可处理从图形加速模块446接收的中断事件492。当执行图形操作时，由MMU439将由图形处理引擎431至432、N产生的有效地址493转换为真实地址。[0099]在一个实施例中，针对每个图形处理引擎431至432、N和或图形加速模块446复制一组相同的寄存器445,并且可由管理程序或操作系统来初始化这些寄存器。这些所复制的寄存器中的每一者可被包括在加速器集成切片490中。表1中示出了可由管理程序初始化的示例性寄存器。[0100]表1-管理程序初始化的寄存器_2]~表2中示出了可由操作系统初始化的示例性寄存器。'[0103]表2-操作系统初始化的寄存器[0105]在一个实施例中，每个WD484是特定于特定的图形加速模块446和或图形处理引擎431至432、N的。其包含图形处理引擎431至432、N完成其工作所需的全部信息，或其可以是指向存储器位置在所述存储器位置处，应用已设置了待完成的工作的命令队列）的指针。[0106]图4E展示了共享模型的一个实施例的附加细节。本实施例包括其中存储有进程要素列表499的管理程序真实地址空间498。管理程序真实地址空间498可经由管理程序496来访问，所述管理程序虚拟化用于操作系统495的图形加速模块引擎。[0107]共享的编程模型允许来自系统中的所有分区或分区子集的所有进程或进程子集使用图形加速模块446。存在两个编程模型，其中，图形加速模块446由多个进程和分区共享:时间切片共享和图形定向共享graphicsdirectedshared。[0108]在这个模型中，系统管理程序496拥有图形加速模块446,并且使其功能可用于所有操作系统495。为使图形加速模块446支持由系统管理程序496进行的虚拟化，图形加速模块446可遵循以下要求：1应用的作业请求必须是自主的（S卩，无需在作业之间保持状态），或图形加速模块446必须提供上下文保存和恢复机制。2由图形加速模块446保证在指定的时间量内完成应用的作业请求包括任何转换故障），或图形加速模块446提供抢占作业的处理的能力。3当在定向共享的编程模型中操作时，必须保证图形加速模块446在进程之间的公平性。[0109]在一个实施例中，针对共享模型，需要应用480利用图形加速模块446类型、工作描述符WD、权限掩码寄存器AMR值和上下文保存恢复区域指针CSRP来进行操作系统495系统调用。图形加速模块446类型描述了用于系统调用的目标加速度函数。图形加速模块446类型可以是特定于系统的值。WD专门针对图形加速模块446被格式化，并且可以呈图形加速模块446命令、指向用户定义的结构的有效地址指针、指向命令队列的有效地址指针或用于描述待由图形加速模块446完成的工作的任何其他数据结构的形式。在一个实施例中，AMR值是待用于当前进程的AMR状态。被传递到操作系统的值类似于设定AMR的应用。如果加速器集成电路436和图形加速模块446实现方式不支持用户权限掩码覆盖寄存器UAMOR，那么操作系统可将当前UAMOR值应用于AMR值，之后在管理程序调用中传递AMR。可选地，管理程序496可应用当前权限掩码覆盖寄存器AMOR值，之后将AMR放到进程要素483中。在一个实施例中，CSRP是寄存器445中的一者，其包含在应用的地址空间482中的区域的有效地址以用于使图形加速模块446保存和恢复上下文状态。如果不需要在作业之间保存状态或当作业被抢占时，这个指针是可选的。上下文保存恢复区域可以是固定的（pinned系统存储器。[0110]在接收到系统调用时，操作系统495可验证应用480已注册并且已被给予使用图形加速模块446的权限。然后，操作系统495利用表3中所示的信息来调用管理程序496。[0111]表3-0S至管理程序调用参数[0113]在接收到管理程序调用时，管理程序496验证操作系统495已注册并且已被给予使用图形加速模块446的权限。然后，管理程序496将进程要素483放入对应的图形加速模块446类型的进程要素链表中。进程要素可包括表4中所示的信息。[0114]表4-进程要素信息[0116]在一个实施例中，管理程序初始化多个加速器集成切片490寄存器445。[0117]如图4F中所展示，本发明的一个实施例采用可经由共同的虚拟存储器地址空间寻址的统一存储器，所述共同的虚拟存储器地址空间用于访问物理处理器存储器401至402和GHJ存储器420至423。在这种实现方式中，在GPU410至413上执行的操作利用相同的虚拟有效存储器地址空间来访问处理器存储器401至402且反之亦然，由此简化可编程性。在一个实施例中，虚拟有效地址空间的第一部分被分配给处理器存储器401，第二部分被分配给第二处理器存储器402,第三部分被分配GPU存储器420,等。由此得以跨越处理器存储器401至402和GPU存储器420至423中的每一者来分布整个虚拟有效存储器空间（有时称为有效地址空间），从而允许任何处理器或GPU利用被映射到所述存储器的虚拟地址来访问任何物理存储器。[0118]在一个实施例中，在MMU439A至439E中的一者或多者内的偏置一致性管理电路494A至494E确保主机处理器例如，405与GPU410至413的高速缓存器之间的高速缓存一致性，并且实现指示其中应存储有某些类型的数据的物理存储器的偏置技术。虽然图4F中展示了偏置一致性管理电路494A至494E的多个实例，但是可在一个或多个主机处理器405的MMU内和或在加速器集成电路436内实现偏置一致性电路。[0119]—个实施例允许GPU附加存储器420至423被映射为系统存储器的一部分并且使用共享虚拟存储器SVM技术来访问，但不经受与完全系统高速缓存一致性相关联的典型性能缺陷。GPU附加存储器420至423被作为系统存储器来访问而无繁重的高速缓存一致性开销的这种能力为GPU卸载提供了有益的操作环境。这种安排允许主机处理器405软件设置操作数和访问计算结果，而没有传统IODM数据复制的开销。这样的传统的复制涉及驱动器调用、中断和存储器映射IOMMIO访问，它们相对于简单的存储器访问来说全部都是低效率的。同时，访问GPU附加存储器420至423而无高速缓存一致性开销的能力对于已卸载的计算的执行时间来说可以是关键的。在具有实质流传送写存储器业务的情况下，例如，高速缓存一致性开销可以显著减少由GPU410至413所见的有效写带宽。操作数设置的效率、结果访问的效率和GPU计算的效率在确定GPU卸载的有效性中全部都起到一定的作用。[0120]在一个实现方式中，由偏置跟踪器数据结构来驱动在GPU偏置与主机处理器偏置之间的选择。可使用偏置表，例如，其可以是每GPU附加存储器页包括1或2个位的页粒度结构（即，被控制在存储器页的粒度下）。可以采用一个或多个GHJ附加存储器420至423的被偷取的存储器范围来实现偏置表，其中在GPU410至413中具有或不具有偏置高速缓存例如，用于缓存偏置表的频繁使用最近使用的条目）。可替代地，可将整个偏置表保持在GHJ内。[0121]在一个实现方式中，在实际访问GPU存储器之前访问与每一次访问GPU附加存储器420至423相关联的偏置表条目，从而引起以下操作。首先，来自GPU410至413的在GPU偏置中寻找其页的本地请求这些本地请求发现它们的页处于GPU偏置被直接转发到对应的GHJ存储器420至423。来自GPU的本地请求这些本地请求发现它们的页处于主机偏置被转发到处理器405例如，经由如上文所讨论的高速链路）。在一个实施例中，来自处理器405的在主机处理器偏置中寻找所请求的页的请求完成类似于正常存储器读取的请求。可替代地，可将针对GPU偏置页的请求转发到GPU410至413。然后，如果GPU当前不使用页，那么其可将所述页转变到主机处理器偏置。[0122]可以由基于软件的机制、硬件辅助的基于软件的机制抑或针对一组有限的情况由纯粹基于硬件的机制来改变页的偏置状态。[0123]用于改变偏置状态的一个机制采用API调用（例如，OpenCL，所述API调用转而调用GPU的装置驱动器，所述装置驱动器转而发送消息（或为命令描述符排队）到GPU，从而指导其改变偏置状态并且针对一些转变在主机中执行高速缓存转储清除（cacheflushing操作。高速缓存转储清除操作对于从主机处理器405偏置转变到GPU偏置来说是需要的，但对于反向转变来说是不需要的。[0124]在一个实施例中，通过暂时渲染不可由主机处理器405缓存的GPU偏置页来保持高速缓存一致性。为了访问这些页，处理器405可请求来自GPU410的访问，这取决于实现方式可立即授予访问权或可不立即授予访问权。因此，为减少处理器405与GPU410之间的通信，确保GPU偏置页是为GPU所需但非为主机处理器405所需且反之亦然）的那些页是有利的。[0125]图形处理流水线[0126]图5展示根据实施例的图形处理流水线500。在一个实施例中，图形处理器可以实现所展示的图形处理流水线500。所述图形处理器可以被包括在如本文描述的并行处理子系统内，所述并行处理子系统为比如图2的并行处理器200,在一个实施例中，其是图1的（多个并行处理器112的变体。各种并行处理系统可以经由如本文描述的并行处理单元例如，图2的并行处理单元202的一个或多个实例来实现图形处理流水线500。例如，着色器单元例如，图3的图形多处理器234可被配置成执行顶点处理单元504、曲面细分控制处理单元508、曲面细分评估处理单元512、几何处理单元516和片段像素处理单元524中的一者或多者的功能。数据组装器502、图元组装器506、514、518、曲面细分单元510、光栅化器522和光栅操作单元526的功能也可由处理集群例如，图3的处理集群214内的其他处理引擎和对应的分区单元例如，图2的分区单元220A至220N执行。还可使用用于一个或多个功能的专用处理单元来实现图形处理流水线500。在一个实施例中，可以由通用处理器例如，CPU内的并行处理逻辑来执行图形处理流水线500的一个或多个部分。在一个实施例中，图形处理流水线500的一个或多个部分可以经由存储器接口528来访问芯片上存储器例如，如图2中的并行处理器存储器222，所述存储器接口可以是图2的存储器接口218的实例。[0127]在一个实施例中，数据组装器502是收集表面和图元的顶点数据的处理单元。数据组装器502随后将包括顶点属性的顶点数据输出至顶点处理单元504。顶点处理单元504是可编程执行单元，该可编程执行单元执行顶点着色器程序，按顶点着色器程序所指定来照亮并变换顶点数据。顶点处理单元504读取存储在高速缓存、本地或系统存储器中的数据以供在处理顶点数据时使用，并且顶点处理单元504可被编程为将顶点数据从基于物体的坐标表示变换到世界空间坐标空间或归一化装置坐标空间。[0128]图元组装器506的第一实例从顶点处理单元504接收顶点属性。图元组装器506按照需要读取所存储的顶点属性，并且构建图形图元以供由曲面细分控制处理单元508处理。图形图元包括由各种图形处理应用编程接口（API所支持的三角、线段、点、补片patch等等。[0129]曲面细分控制处理单元508将输入顶点视为用于几何补片的控制点。控制点是从来自补片的输入表示例如，补片的基底转换到适于由曲面细分评估处理单元512在表面评估中使用的表示。曲面细分控制处理单元508也可以计算几何补片的边缘的曲面细分因数。曲面细分因数应用于单个边缘，并且对与该边缘相关联的依赖于视图的细节等级进行量化。将曲面细分单元510配置成接收补片的边缘的曲面细分因数，并且将补片曲面细分为诸如线、三角或四边形图元的多个几何图元，多个几何图元被传输到曲面细分评估处理单元512。曲面细分评估处理单元512对经再分的补片的参数化坐标操作以生成与几何图元相关联的每一个顶点的表面表示和顶点属性。[0130]图元组装器514的第二实例从曲面细分评估处理单元512接收顶点属性，按照需要读取所存储的顶点属性，并且构建图形图元以供由几何处理单元516处理。几何处理单元516是可编程执行单元，该可编程执行单元执行几何着色器程序以便按几何着色器程序所指定来变换从图元组装器514接收的图形图元。在一个实施例中，将几何处理单元516编程为将图形图元再分成一个或多个新图形图元，并且计算用于对新图形图元进行光栅化的参数。[0131]在一些实施例中，几何处理单元516可在几何流中增加或删除元素。几何处理单元516将指定新图形图元的参数和顶点输出到图元组装器518。图元组装器518从几何处理单元516接收参数和顶点，并且构建用于由视口缩放、拣选和剪辑单元520处理的图形图元。几何处理单元516读取存储在并行处理器存储器或系统存储器中的数据以供在处理几何数据时使用。视口缩放、拣选和剪辑单元520执行剪辑、拣选和视口缩放，并将经处理的图形图元输出到光栅化器522。[0132]光栅化器522可以执行深度拣选和其他基于深度的优化。光栅化器522也执行对新图形图元的扫描转换以生成片段，并且将那些片段和相关联的覆盖数据输出到片段像素处理单元524。片段像素处理单元524是被配置成执行片段着色器程序或像素着色器程序的可编程执行单元。片段像素处理单元524按片段或像素着色器程序所指定来变换从光栅化器522接收的片段或像素。例如，可将片段像素处理单元524编程为执行操作产生输出到光栅操作单元526的经着色的片段或像素，这些操作包括但不限于纹理映射、着色、混合、纹理校正和透视校正。片段像素处理单元524可以读取存储在并行处理器存储器或系统存储器中的数据以供在处理片段数据时使用。可将片段或像素着色器程序配置成以取决于为处理单元配置的采样率的样本、像素、图块或其他粒度来着色。[0133]光栅操作单元526是处理单元，该处理单元执行包括但不限于模板印刷、z测试、混合等的光栅操作，并将像素数据作为经处理的图形数据输出，以存储在图形存储器例如，如图2中的并行处理器存储器222和或图1中的系统存储器104中，显示在一个或多个显示装置110上，或者供由一个或多个处理器102或（多个并行处理器112中的一个来进一步处理。在一些实施例中，将光栅操作单元526配置成压缩被写入到存储器的z或颜色数据，并且解压缩从存储器读取的z或颜色数据。[0134]写出级生成的包围盒[0135]图6是根据实施例的管理写出固定功能级的方法600的示例的流程图。方法600可实现为存储在诸如随机存取存储器RAM、只读存储器ROM、可编程ROMPROM、固件、闪存等的非瞬态机器或计算机可读的存储介质中，在诸如例如可编程逻辑阵列PLA、现场可编程门阵列FPGA、复杂可编程逻辑设备CPLD的可配置逻辑中、在使用诸如例如专用集成电路ASIC、互补金属氧化物半导体CMOS或晶体管到晶体管逻辑TTL技术的电路技术的固定功能逻辑硬件中、或其任何组合中的一组逻辑指令中的模块或相关部件。例如，执行方法600中所示的操作的计算机程序代码可以用一种或多种编程语言的任何组合来写，编程语言包括诸如Java、SmalItalk、C++等的面向对象编程语言和诸如“C”编程语言的传统的过程编程语言或类似的编程语言。[0136]所展示的处理框602规定了由图形流水线的写出固定功能级接收一个或多个对象的几何数据。框604规定了由写出固定功能级基于几何数据生成一个或多个包围盒BV作为到图形流水线的一个或多个级的输入。框606规定了将一个或多个写出缓冲器绑定到一个或多个应用例如，用户过程）。框608规定了确定状态例如，四维4D状态何时被禁用或者一个或多个写出缓冲器何时被解除定界，从而触发框610规定了写出固定功能级将来自图形流水线的一个或多个级的包括包围盒的经处理的顶点数据写出到一个或多个写出缓冲器。所展示的处理框612规定了图形流水线的其他级接收经处理的顶点数据。[0137]三维（3D对象的包围盒例如，凸壳可以是到例如用于对对象排序、检测相交等等的数个渲染方案的输入。与由中央处理单元CPU，例如主机处理器）中的应用所计算的传统的包围盒相对比，如本文所述，写出固定功能级可用来优化包括曲面细分和几何着色的工作负荷的几何处理，并降低包围盒的计算期间的资源消耗。写出固定功能级使图形处理单元GPU，例如图形处理器能够有效地为可编程的和固定功能的硬件图形流水线生成到一个或多个应用接口（API例如，OpenGLES、3DAPI流水线）的包围盒输入而无需CPU工作负荷同步。写出固定功能级可以为具有个多固定功能管的GHJ提供了并行地计算多个包围盒、以改善玩家体验并启用更真实地渲染3D动作的全速度照片真实渲染例如，诸如人皮肤和面部表情的手段。[0138]图7是根据实施例的包围盒702的示例的概念图700。包围盒702可由N维包围盒的每一维的最小边界704、706和最大边界708、710限定。包围盒702可针对一个或多个三维3D对象712、714、716、718例如，或其他赠隹对象或一个或多个包围盒702内经变换的30顶点的一部分而计算。包围盒702可被写入存储器的一个或多个写出缓冲器中。[0139]可生成包括一个或多个可变尺寸包围盒和非轴对齐包围盒的一种或多种类型的包围盒，以确定一个或多个对象是否在场景中可见例如，遮挡、阻塞）。如果包围盒在场景中不可见，那么包围盒内的对象可能不能被计算以供渲染。与传统图形流水线发送单个几何图形相对比，写出固定功能级可以基于对几何数据定界的一个或单个包围盒是否在场景中可见来有效地确定是否要处理几何数据和避免处理几何数据。[0140]写出固定功能级可生成N维对象的包围盒（例如，对于齐次坐标系中规定的三角形，诸如XmiruXmax、Ymin、Ymax、ZmiruZmax、WmiruWmax边界）。写出固定功能级可用最少的未使用区域来计算可计算的最小包围盒例如，被认为是最有效的）以提供对包围盒内的对象的覆盖。写出级可将经处理的顶点数据写出到写出缓冲器，经处理的顶点数据具有由一个或单个累加器计算的具有可动态配置的最小和最大边界的包围盒。当写出缓冲器由写出级解除定界时，写出级可写出到写出缓冲器。[0141]写出固定功能级可包括一个或多个包围盒状态例如，包围盒四维4D状态）。当状态被启用并且一个或多个写出缓冲器中的一个或多个由应用（例如，用户过程定界时，响应于绘制调用，写出固定功能级可以通过使用一个或多个累加器来计算4D顶点的4D位置的最小或最大4D包围盒中的一个或多个。写出固定功能级可包括包围盒3D状态，其中写出固定功能级可执行四维4D顶点位置的透视划分。当包围盒3D状态被启用时，写出固定功能级还可累加3D屏幕空间包围盒。当3D状态被禁用或者一个或多个写出缓冲器被解除定界时，写出固定功能级可将包围盒写出到写出缓冲器。[0142]与传统图形流水线仅串流出顶点数据相对比，写出固定功能级可累加顶点的4D位置的最小和最大4D包围盒。而且，禁用4D状态或解除绑定一个或多个写出缓冲器可触发GPU将包围盒写进一个或多个写出缓冲器中。[0143]现在转向图8,展示了根据实施例的为曲面细分绘制调用计算曲面细分绘制的每一个补片的包围盒的方法800的示例。方法800可实现为存储在诸如1^1、1?01、？1?01、固件、闪存等的非瞬态机器或计算机可读的存储介质中、在诸如例如PLA、FPGA、CPLD的可配置逻辑中、在使用诸如例如ASIC、CM0S或TTL技术的电路技术固定功能逻辑硬件中、或其任何组合中的一组逻辑指令中的模块或相关部件。[0144]所展示的处理框802规定了由写出固定功能级基于几何数据生成一个或多个包围盒作为到图形流水线的一个或多个级的输入，而无需主机处理器同步。[0145]框804规定了计算或输出对应于曲面细分绘制调用的曲面细分绘制的每一个补片的一个或多个包围盒。框806规定了对每一个对象确定N维包围盒的每一维的最小边界和最大边界是否存在。如果是，框808规定了累加对N维包围盒的每一维的最小边界和最大边界并且所展示的方法返回到框804。否则，框810规定了由写出固定功能级根据包围盒将包括包围盒的经处理的顶点数据从图形流水线的一个或多个级写出到一个或多个写出缓冲器。包围盒可被连续地写进写出缓冲器中。所展示的处理框812规定了基于几何数据使用包围盒作为到图形流水线的一个或多个级的输入来排序对象、检测相交和或执行其他图形处理。[0M6]图9是根据实施例的可用来计算包围盒的最小边界908或最大边界910中的一个或多个的累加器902、904的示例900的概念图。累加器902、904针对从图形流水线的一个或多个级接收906和由写出固定功能级处理的一个或多个对象例如几何数据）中的每一个，确定N维包围盒的每一维的最小边界908和最大边界910。写出固定功能级根据包围盒将包围盒和或经处理的顶点数据912从图形流水线的一个或多个级写出到一个或多个写出缓冲器。[0147]图10是根据实施例的具有写出固定功能级1002的图形流水线1000的示例的概念图。写出固定功能1002级从图形流水线的一个或多个级（例如，上游）1004、1006、1008接收一个或多个对象的几何数据，并基于几何数据生成一个或多个包围盒。写出固定功能1002级可生成一个或多个包围盒作为到一个或多个图形流水线级（例如，下游）1012、1014、1016、1018的输入。写出固定功能级可包括一个或多个写出缓冲器1020，写出固定功能1002级根据包装盒和或包括包围盒将经处理的顶点数据从图形流水线的一个或多个级写到该一个或多个写出缓冲器1020。显示子系统（未示出）可通信地耦合至图形流水线1000,其中显示子系统视觉地呈现与包围盒和或经处理的顶点数据相关联的一个或多个场景。[0148]头戴式集成接口系统概述[0149]图11示出了由用户在体验沉浸式环境时戴着的头戴式显示器HMD系统1100,沉浸式环境诸如例如虚拟现实VR环境、增强现实AR环境、多玩家三维3D游戏等。在所展示的示例中，一个或多个带子1120将HMD系统1100的帧1102保持于用户的眼睛前面。相应地，放置左眼显示器1104以被用户的左眼查看并且放置右眼显示器1106以被用户的右眼查看。在诸如例如由用户戴着的智能电话的某些示例中，可择一地将左眼显示器1104和右眼显示器1106集成进单个显示器中。在AR的情况中，显示器1104、1106可以是透视显示器，透视显示器允许用户查看实体环境而其他经渲染的内容例如，虚拟角色、信息化注释、平视显示器HUD呈现于实体环境的实时馈送的上方。[0150]在一个示例中，帧1102包括左下看相机1108以从一般位于用户前面和左眼下方的区域捕捉图像例如，左手姿势）。此外，右下看相机Ilio可从一般位于用户前面和右眼下方的区域捕捉图像例如，右手姿势）。所展示的帧1102还包括左前看相机1112和右前看相机1114以分别捕捉用户的左和右眼前面的图像。帧1102还可包括左侧看相机1116以从用户左侧的区域捕捉图像和包括右侧看相机1118以从用户右侧的区域捕捉图像。[0151]由可能有重叠视场的相机1108、1110、1112、1114、1116、1118捕捉的图像可用来检测由用户做出的姿势以及分析外部环境和或在显示器1104、1106上再现外部环境。在一个示例中，所检测的姿势由（例如，内部的和或外部的）图形处理架构用来渲染和或控制3D游戏中用户的虚拟表示。事实上，重叠的视场可启用对其他个体例如，在多玩家游戏中）做出的姿势的捕捉，其中其他个体的姿势还可用来渲染控制沉浸式体验。重叠的视场还可使HMD系统1100能够自动地检测用户附近的阻挡或其他损害。这样的方法在高级驾驶辅助系统ADAS应用中特别有利。[0152]在一个不例中，提供有重置视场的左下看相机1108和右下看相机1110提供了具有增加的分辨率的立体视图。增加的分辨率可进而使非常相似的用户移动能够互相区分开来例如，以亚-毫米的准确性）。结果可以是HMD系统1100关于可靠性的增强的性能。事实上，所展示的解决方案在各种各样的应用中是有用的，诸如例如给AR设置中的信息上色、在多用户环境中的多个用户之间交换虚拟工具装置、渲染虚拟项目（例如，武器、剑、人员）等。其他对象、肢体和或身体部分的姿势也可被检测并用于渲染控制虚拟环境。例如，无论是从佩戴者还是从共享环境中的其他个体，都可以实时地跟踪脊髓造影信号、脑电波仪信号、眼睛跟踪、呼吸或喘气、手部运动等。由相机1108、1110、1112、1114、1116、1118捕捉的图像也可用作上下文输入。例如，可能确定用户正在指示文字处理应用中待编辑的特定词或待按的特定键，游戏中待部署的特定武器或行进方向等等。[0153]此外，由相机1108、1110、1112、1114、1116、1118捕捉的图像可用来在设备操作、医疗训练和或远程远端操作指导应用中实施共享的通信或网络化的互动。任务特定的姿势库或神经网络机器学习可以启用工具标识和对任务的反馈。例如，可启用转换成远程、真实动作的虚拟工具。在又一个示例中，HMD系统1100将虚拟场景内的虚拟钻头的操纵转换成为搜索倒塌的建筑物而部署的机器人装置上的钻头的远程操作。而且，HMD系统1100可以是可编程到包括了例如使用户能够向与用户动作相关联的可标识姿势列表中添加新姿势的协议的程度。[0154]另外，HMD1100中的各种相机可以是可配置的，以在光谱的可见波长之外检测频谱频率。输入相机的多谱成像能力通过消除非必要的图像特征例如，背景噪音来允许对用户和或对象的位置跟踪。例如，在诸如手术的增强现实AR应用中，仪器和设备通过他们的红外反射性得到跟踪而无需额外的跟踪辅助设备。而且，HMD1100可以在低可见度的情形中采用，其中来自各种相机的“实时馈送”可以通过计算机分析来提高或增强并作为视觉或音频线索显示给用户。[0155]HMD系统1100还可放弃执行任何类型的与远程计算系统的或者需要电源线例如，独立操作模式的数据通信。就此而言，HMD系统1100可以是具有能使HMD系统1100独立于外部电源系统而操作的电源单元的“无绳”装置。相应地，用户可以玩全特性游戏而无需栓系到另一个装置例如，游戏控制台）或电源。在文字处理示例中，HMD系统1100在显示器1104和1106上呈现虚拟键盘和或虚拟鼠标以提供虚拟桌面或文字处理场景。因此，由相机中的一个或多个捕捉的姿势标识数据表示虚拟键盘上的用户键入活动或虚拟鼠标的移动。优点包括但不限于:便携性和虚拟桌面隔绝附近个体的隐私性。底层的图形处理架构可支持视频和音频信号的压缩和或解压缩。而且，对用户的左眼和右眼提供分开的图像可帮助3D场景的渲染、生成和或感知。左眼显示器1104和右眼显示器1106的相对位置也可以是可调整的，以匹配不同用户之间眼间隔的变化。[0156]图11中所展示的相机的数量只是为了帮助讨论。事实上，取决于环境，HMD系统1100可包括少于六个或多于六个的相机。[0157]HMD系统的功能性部件[0158]图12更详细地示出HMD系统。在所展示的示例中，帧1102包括向HMD系统提供电力的电源单元1200例如，电池电源、适配器）。所展示的帧1102还包括运动跟踪模块1220例如，加速度计、陀螺仪），其中运动跟踪模块1220向处理器系统1204提供运动跟踪数据、取向数据和或位置数据。处理器系统1204可包括耦合至IO桥1206的网络适配器1224。10桥1206可启用网络适配器1224和诸如例如音频输入模块1210、音频输出模块1208、显示装置1207、输入相机1202等等的各种部件之间的通信。[0159]在所展示的示例中，音频输入模块1210包括右音频输入1218和左音频输入1216，该两个输入检测为了标识用户以及附近个体的语音命令而可被处理的声音。在所捕捉的音频信号中标识的语音命令可在模态切换和其他应用期间增强姿势标识。而且，所捕捉的音频信号可提供用来增强沉浸式体验的3D信息。[0160]音频输出模块1208可包括右音频输出1214和左音频输出1212。音频输出模块1208可将声音递送给用户和或其他附近个体的耳朵。音频输出模块1208可以是耳塞、贴耳式扬声器、盖耳式扬声器、扩音器等或其任何组合的形式，音频输出模块1208可将立体和或3D音频内容递送给用户（例如，空间定位）。所展示的帧1102还包括无线模块1222,该无线模块帮助HMD系统和各种其他系统例如，计算机、可穿戴式装置、游戏控制台）之间的通信。在一个示例中，无线模块1222经由网络适配器1224与处理器系统1204通信。[0161]所展示的显示装置1207包括左眼显示器1104和右眼显示器1106,其中呈现在显示器1104、1106上的虚拟内容可经由IO桥1206从处理器系统1204获得。输入相机1202可包括已经讨论过的左侧看相机1116、右侧看相机1118、左下看相机1108、左前看相机1112、右前看相机1114和右下看相机1110。[0162]现在转向图13,示出了通用处理集群GPC1300。所展示的GPC1300可合并入诸如例如已经讨论过的处理器系统1204图12的处理系统中。GPC1300可包括与调度器通信的流水线管理器1302。在一个示例中，流水线管理器1302从调度器接收任务并将任务分布给一个或多个串流多处理器SM1304。每一个SM1304可被配置成处理线程组，其中线程组可以被看作是对不同输入数据执行相同或相似操作的多个相关的线程。因此，可将线程组中的每一个线程分配给特定SM1304。在另一个示例中，线程的数量可大于SM1304中执行单元的数量。就此而言，线程组中的多个线程可并行操作。流水线管理器1302还可将经处理的数据目的地指定给工作分布交叉开关1308，该工作分布交叉开关与存储器交叉开关通信。[0163]因此，在每一个SM1304将经处理的任务发送给工作分布交叉开关1308时，该经处理的任务可被提供给另一个GPC1300供进一步处理。还可将SM1304的输出发送到预光栅操作preROP单元1314，该预光栅操作单元进而将数据导引至一个或多个光栅操作单元，或者执行其他操作例如，执行地址转换、组织图片颜色数据、混合颜色等等）AM1304可包括内部第一级LI高速缓存未示出），SM1304可存储数据于其中。SM1304还可具有经由存储器管理单元MMU1310到第二级L2高速缓存未示出）的访问以及第一点五级LI.5高速缓存1306。匪1]1310可将虚拟地址映射到物理地址。就此而言，MMU1310可包括页表条目PTE，页表条目用来将虚拟地址映射到图块、存储器页和或高速缓存线索引的物理地址。所展示的GPU1300包括纹理单元1312。[0164]图形流水线架构[0165]现在转向图14，示出了图形流水线1400。在所展示的示例中，世界空间流水线1420包括图元分布器PD1402AD1402可收集与高阶服务、图形图元、三角形等相关联的顶点数据，并将顶点数据发送给顶点属性获取单元VAF1404JAF1404可从共享存储器获取与每一个传入顶点相关联的顶点属性并将顶点数据和相关联的顶点属性一起存储到共享存储器中。[0166]所展示的世界空间流水线1420还包括顶点、曲面细分、几何处理单元VTG1406。VTG1406可包括例如顶点处理单元、曲面细分初始化处理单元、任务分布器、任务生成单元、拓扑生成单元、几何处理单元、曲面细分处理单元等或其任何组合。在一个示例中，VTG1406是被配置成执行几何程序、曲面细分程序和顶点着色器程序的可编程执行单元。由VTG1406执行的程序可处理从VAF1404接收到的顶点数据和顶点属性。而且，由VTG1406执行的程序可产生图形图元、颜色值、表面归一因子和图形图元的每个顶点处的透明度值以供在图形处理流水线1400内进一步处理。[0167]VTG1406的顶点处理单元可以是执行顶点着色器程序的可编程执行单元，按顶点着色器程序规定照明和变换顶点数据。例如，可将顶点处理单元编程为将顶点数据从基于对象的坐标表示例如，对象空间）变换到诸如世界空间或归一化装置坐标NDC空间的替换性基于的坐标系。此外，顶点处理单元可读取由VAF1404存储在共享存储器中的顶点数据和顶点属性，并且处理顶点数据和顶点属性。在一个示例中，顶点处理单元将经处理的顶点存储在共享存储器中。[0168]曲面细分初始化处理单元例如，外壳着色器、曲面细分控制着色器可执行曲面细分初始化着色器程序。在一个示例中，曲面细分初始化处理单元处理由顶点处理单元产生的顶点并生成有时称为“补片”的图形图元。曲面细分初始化处理单元还可生成各种补片属性，其中补片数据和补片属性被存储在共享存储器中。VTG1406的任务生成单元可从共享存储器获取顶点和补片的数据和属性。在一个示例中，任务生成单元生成用于处理顶点和补片的任务，用于由图形处理流水线1400中的稍后级处理。[0169]由任务生成单元产生的任务可由VTG1406的任务分布器重分布。例如，由顶点着色器程序和曲面细分初始化程序的各种实例产生的任务可在一个图形处理流水线1400和另一个图形处理流水线之间显著地不同。相应地，任务分布器可重分布这些任务以便每一个图形处理流水线1400在稍后流水线级有几乎相同的工作负荷。[0170]如已经论述的，VTG1406还可包括拓扑生成单元。在一个示例中，拓扑生成单元获取由任务分布器分布的任务，将包括与补片相关联的顶点在内的顶点进行索引，并计算曲面细分顶点以及连接曲面细分顶点以形成图形图元的索引的坐标UV。经索引的顶点可由拓扑生成单元存储在共享存储器中。VTG1406的曲面细分处理单元可被配置成执行曲面细分着色器程序例如，域着色器、曲面细分评估着色器）。曲面细分处理单元可从共享存储器读取输入数据并将输出数据写到共享存储器中。输出数据可从共享存储器被传递到几何处理单元例如下一着色器级作为输入数据。[0171]VTG1406的几何处理单元可执行几何着色器程序以变换图形图元例如，三角形、线段、点等）。在一个示例中，将顶点分组以构建图形图元，其中几何处理单元将图形图元细分成一个或多个新图形图元。几何处理单元还可计算诸如例如可用来光栅化新图形图元的平面方程系数的参数。[0172]所展示的世界空间流水线1420还包括从VTG1406获取规定新图形图元的参数和顶点的视口缩放、拣选和剪辑单元VPC1408。在一个示例中，VPC1408执行剪辑、翻边、透视修正和视口变换以标识在最终经渲染的图像中潜在地可以查看的图形图元。VPC1408还可标识可能不可查看的图形图元。[0173]图形处理流水线1400还可包括耦合至世界空间流水线1420的分块tiling单元1410。分块单元1410可以是图形图元排序引擎，其中图形图元在世界空间流水线1420中被处理并且随后被发送给分块单元1410。就此而言，图形处理流水线1400还可包括屏幕空间流水线1422,其中屏幕空间可被分成高速缓存图块。每一个高速缓存图块可因此与屏幕空间的一部分相关联。对于每一个图形图元，分块单元1410可标识与图形图元相交例如，分±夬的一组高速缓存图块。在将数个图形图元分块以后，分块单元1410可逐高速缓存图块地处理图形图元。在一个示例中，与特定高速缓存图块相关联的图形图元每次一个图块地被发送给屏幕空间流水线1422中的设置单元1412。与多个高速缓存图块相交的图形图元可在世界空间流水线1420中被处理一次，而被发送到屏幕空间流水线1422多次。[0174]在一个示例中，设置单元1412经由分块单元1410从VPC1408接收顶点数据并且计算与图形图元相关联的参数。参数可以包括例如边方程、偏平面方程和深度平面方程。屏幕空间流水线1422还可包括耦合至设置单元1412的光栅化器1414。光栅化器可扫描转换新图形图元并将片段和覆盖数据发送到像素着色单元PS1416。光栅化器1414还可执行Z拣选和其他基于Z的优化。[0〃5]可访问共享存储器的PS1416可执行对从光栅化器1414接收的片段进行变换的片段着色器程序。更具体地，片段着色器程序可以像素级粒度对片段着色例如作为像素着色器程序工作）。在另一个示例中，片段着色器程序以样本级粒度对片段着色，其中每一个像素包括多个样本，且每一个样本表示像素的一部分。而且，取决于环境例如采样率），片段着色器程序可以任何其他粒度对片段着色。PS1416可执行混色、着色、透视修正、纹理映射等以生成经着色的片段。[0176]所展示的屏幕空间流水线1422还包括光栅操作单元ROP1418,其可执行诸如例如模板印刷、Z测试、混合等等。ROP1418随后可将像素数据作为经处理的图形数据发送给一个或多个经渲染的目标例如，图形存储器）AOP1418可被配置成压缩写到存储器的Z或颜色数据并且解压缩从存储器读取的Z或颜色数据。ROP1418的位置可取决于环境而变化。[0177]图形处理流水线1400可由一个或多个处理元件实现。例如，VTG1406和Sps1416可实现于一个或多个SM中，PD1402、VAF1408、分块单元1410、设置单元1412、光栅化器1414和或ROP1418可在结合相对应的分区单元的具体GPC的处理元件中实现。图形处理流水线1400还可在固定功能硬件逻辑中实现。事实上，图形处理流水线1400可在PPU中实现。[0178]因此，所展示的世界空间流水线1420处理3D空间中的图形对象，其中已知每一个图形对象相对于其他图形对象以及相对于3D坐标系的位置。相反，屏幕空间流水线1422可处理已经从3D坐标系投射到表示显示装置的表面的2D平面表面上的图形对象。此外，可将世界空间流水线1420划分为阿尔法阶段流水线和贝塔阶段流水线，其中阿尔法阶段流水线包括从PD1402直到任务生成单元的流水线级。贝塔阶段流水线包括从拓扑生成单元直到VPC1408的流水线级。在这样的情况中，图形处理流水线1400可在阿尔法阶段流水线中执行一组第一操作例如，单个线程、线程组、一致行动的多个线程组并在贝塔阶段流水线中执行一组第二操作例如，单个线程、线程组、一致行动的多个线程组）。[0179]如果多个图形流水线1400在使用中，则可将与一组图形对象相关联的顶点数据和顶点属性划分以便每一个图形处理流水线1400贯穿阿尔法阶段有相似的工作负荷。相应地，阿尔法阶段处理可以实质地扩展顶点数据和顶点属性的数量，从而由任务生成单元产生的顶点数据和顶点属性的数量显著地大于由ro1402和VAF1404处理的顶点数据和顶点属性的数量。而且，与不同的图形处理流水线1400相关联的任务生成单元可产生具有不同质量等级的顶点数据和顶点属性，即使用相同数量的属性开始阿尔法阶段。在这样的情况中，任务分布器可重分布由阿尔法阶段流水线产生的属性，从而每一个图形处理流水线1400在贝塔阶段流水线的开始有大致相同的工作负荷。[0180]现在转向图15,示出了串流多处理器SM1500。所展示的SM1500包括耦合至指令高速缓存1502的K调度器单元1504,其中每一个调度器单元1504从流水线管理器未示出）接收线程块阵列，并管理每一个活跃线程块阵列中的一个或多个线程块的指令调度。调度器单元1504可调度线程用于按并行线程组执行，其中每一个组可称为“线程束warp”。因此，每一个线程束可能包括例如64个线程。此外，调度器单元1504可管理多个不同的线程块，将线程块分配给线程束用于执行。调度器单元可随后在每一个时钟周期期间在各种功能单元上调度来自多个不同线程束的指令。每一个调度器单元1504可包括一个或多个指令分派单元1522,其中每一个分派单元1522向功能单元中的一个或多个发送指令。分派单元1522的数量可取决于环境而变化。在所展示的示例中，调度器单元1504包括使来自同一线程束的两个不同指令在每个时钟周期期间待分派的两个分派单元1522。[0181]SM1500还可以包括寄存器堆1506。寄存器堆1506包括一组寄存器，该组寄存器在功能单元之间进行划分使得每一个功能单元被分配到寄存器堆1506的专用部分。寄存器堆1506还可在正由SM1500执行的不同的线程束之间进行划分。在一个示例中，寄存器堆1506为连接到功能单元的数据路径的操作数提供临时存储。所展示的SM1500还包括L个处理核1508,其中L可以是相对较大的数例如192。每一个核1508都可以是包括浮点算术逻辑单元例如，IEEE754-2008和整数算术逻辑单元的流水线单精度处理单元。[0182]所展示的SM1500还包括M个双精度单元DPU1510、N个特殊功能单元SFU1512和P个加载存储单元LSU1514。每一个DPU1510都可实现双精度浮点算术且每一个SFU1512都可执行诸如例如矩形复制像素混合等的特殊功能。此外，每一个LSU1514都可在共享存储器1518与寄存器堆1506之间实施加载和存储操作。在一个示例中，加载和存储操作是通过J个纹理单元LI高速缓存1520和互连网络1516来实施的。在一个示例中，J个纹理单元LI高速缓存1520还耦合至交叉开关未示出）。因此，互连网络1516可将功能单元的每一个连接到寄存器堆1506和共享存储器1518。在一个示例中，互连网络1516作为将功能单元中的任何一个连接到寄存器堆1506中的任何寄存器的交叉开关。[0183]SM1500可在图形处理器例如，图形处理单元GPU内实现，其中纹理单元LI高速缓存1520可访问来自存储器的纹理映射并对纹理映射采样以产生经采样的纹理值以用于着色器程序中。由纹理单元LI高速缓存执行的纹理操作包括但不限于基于mip图的抗混叠。_4]附加的系统概述示例[0185]图16是根据实施例的处理系统1600的框图。在各种实施例中，系统1600包括一个或多个处理器1602和一个或多个图形处理器1608,并且可以是单处理器台式计算机系统、多处理器工作站系统或具有大量处理器1602或处理器核1607的服务器系统。在一个实施例中，系统1600是包括在系统芯片SoC中的处理平台以供用于移动装置、手持式装置或嵌入式装置中。[0186]系统1600的实施例可以包括以下各者或可以包括在以下各者内：基于服务器的游戏平台、游戏控制台（包括游戏和媒体控制台）、移动游戏控制台、手持式游戏控制台或在线游戏控制台。在一些实施例中，系统1600是移动电话、智能电话、平板计算装置或移动互联网装置。数据处理系统1600还可以包括以下各者、与以下各者耦合或被集成在以下各者中：穿戴式装置，比如智能手表穿戴式装置、智能眼镜装置、增强现实装置或虚拟显示装置。在一些实施例中，数据处理系统1600是电视或机顶盒装置，其具有一个或多个处理器1602和由一个或多个图形处理器1608产生的图形接口。[0187]在一些实施例中，一个或多个处理器1602各自包括用于处理指令的一个或多个处理器核1607,这些指令在被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核1607中的每一者被配置成处理具体的指令集1609。在一些实施例中，指令集1609可以促进复杂指令集计算CISC、精简指令集计算RISC、或经由超长指令字VLIW的计算。多个处理器核1607可以各自处理不同的指令集1609,所述指令集可以包括用于促进对其他指令集进行仿真的指令。处理器核1607还可包括其他处理装置，比如数字信号处理器DSP。[0188]在一些实施例中，处理器1602包括高速缓存存储器1604。取决于架构，处理器1602可以具有单个内部高速缓存或多级内部高速缓存。在一些实施例中，在处理器1602的各种部件当中共享高速缓存存储器。在一些实施例中，处理器1602还使用外部高速缓存例如，3级L3高速缓存或最后一级高速缓存LLC未示出），可使用已知的高速缓存一致性技术在处理器核1607之间共享所述外部高速缓存。寄存器堆1606被另外包括在处理器1602中，所述寄存器堆可包括用于存储不同类型的数据的不同类型的寄存器例如，整数寄存器、浮点寄存器、状态寄存器和指令指针寄存器）。一些寄存器可以是通用寄存器，而其他寄存器可以是特定于处理器1602的设计的。[0189]在一些实施例中，处理器1602耦合至处理器总线1610,以在处理器1602与系统1600中的其他部件之间传输通信信号（比如，地址、数据或控制信号）。在一个实施例中，系统1600使用示例性‘中枢’系统架构，包括存储器控制器中枢1616和输入输出（IO控制器中枢1630。存储器控制器中枢1616促进存储器装置与系统1600的其他部件之间的通信，而IO控制器中枢（ICH1630经由本地IO总线来提供至IO装置的连接。在一个实施例中，存储器控制器中枢1616的逻辑被集成在处理器内。[0190]存储器装置1620可以是动态随机存取存储器DRAM装置、静态随机存取存储器SRAM装置、闪存装置、相变存储器装置或具有合适的性能以充当进程存储器的某一其他存储器装置。在一个实施例中，存储器装置1620可以作为系统1600的系统存储器来操作，以存储数据1622和供在一个或多个处理器1602执行应用或进程时使用的指令1621。存储器控制器中枢1616也与可选的外部图形处理器1612耦合，所述外部图形处理器可与处理器1602中的图形处理器1608耦合，以执行图形和媒体操作。[0191]在一些实施例中，ICH1630使得能够经由高速IO总线将外围装置连接到存储器装置1620和处理器1602。10外围装置包括但不限于:音频控制器1646、固件接口1628、无线收发机1626例如，Wi-Fi、蓝牙）、数据存储装置1624例如，硬盘驱动器、闪存等和用于将传统例如，个人系统2PS2装置耦合至系统的传统IO控制器1640。一个或多个通用串行总线USB控制器1642连接输入装置比如，键盘和鼠标1644组合）。网络控制器1634还可以耦合至ICH1630。在一些实施例中，高性能网络控制器未示出）耦合至处理器总线1610。将认识到的是，所示出的系统1600是示例性的而非限制性的，因为还可以使用以不同方式配置的其他类型的数据处理系统。例如，IO控制器中枢1630可以集成在所述一个或多个处理器1602内，或者存储器控制器中枢1616和IO控制器中枢1630可以集成在分立式外部图形处理器比如外部图形处理器1612内。[0192]图17是处理器1700的实施例的框图，所述处理器具有一个或多个处理器核1702A至1702N、集成式存储器控制器1714和集成式图形处理器1708。图17中具有与本文任何其他图的元件相同的参考数字或名称）的那些元件可以以与本文别处描述的方式类似的任何方式来操作或起作用，但并不限于此。处理器1700可包括多达且包括由虚线框表示的附加核1702N的附加核。处理器核1702A至1702N中的每一者包括一个或多个内部高速缓存单元1704A至1704N。在一些实施例中，每个处理器核还能够访问一个或多个共享高速缓存单元1706〇[0193]内部高速缓存单元1704A至1704N和共享高速缓存单元1706表示处理器1700内的高速缓存存储器层级结构。高速缓存存储器层级结构可包括每个处理器核内的至少一级指令和数据高速缓存以及共享中间级高速缓存的一个或多个级（比如，2级L2、3级L3、4级L4或其他级高速缓存），其中，在外部存储器前面的最高级高速缓存被归类为LLC。在一些实施例中，高速缓存一致性逻辑保持各种高速缓存单元1706和1704A至1704N之间的一致性。[0194]在一些实施例中，处理器1700还可包括一组一个或多个总线控制器单元1716以及系统代理核1710。所述一个或多个总线控制器单元1716管理一组外围总线，比如一个或多个外围部件互连总线例如，PCI、PCI快速总线）。系统代理核1710提供对各处理器部件的管理功能。在一些实施例中，系统代理核1710包括一个或多个集成式存储器控制器1714,所述集成式存储器控制器用于管理对各种外部存储器装置未示出）的访问。[0195]在一些实施例中，处理器核1702A至1702N中的一者或多者包括对同时多线程处理的支持。在这样的实施例中，系统代理核1710包括用于在多线程处理期间协调和操作核1702A至1702N的部件。系统代理核1710可另外包括功率控制单元PCU，所述PCU包括用于调节处理器核1702A至1702N和图形处理器1708的功率状态的逻辑和部件。[0196]在一些实施例中，处理器1700另外包括用于执行图形处理操作的图形处理器1708。在一些实施例中，图形处理器1708与一组共享高速缓存单元1706和系统代理核1710包括一个或多个集成式存储器控制器1714耦合。在一些实施例中，显示控制器1711与图形处理器1708耦合以便将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器1711可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器1708或系统代理核1710内。[0197]在一些实施例中，使用基于环形的互连单元1712来耦合处理器1700的内部部件。然而，可以使用替代性互连单元，比如点到点互连、切换式互连、或其他技术，包括本领域众所周知的技术。在一些实施例中，图形处理器1708经由IO链路1713与环形互连1712耦合。[0198]示例性IO链路1713表示多种IO互连中的至少一者，包括促进各种处理器部件与高性能嵌入式存储器模块1718比如eDRAM模块之间的通信的封装onpackageIO互连。在一些实施例中，处理器核1702至1702N中的每一者和图形处理器1708将嵌入式存储器模块1718用作共享的最后一级高速缓存。[0199]在一些实施例中，处理器核1702A至1702N是执行相同的指令集架构的同质核。在另一个实施例中，处理器核1702A至1702N就指令集架构（ISA而言是异质的，其中，处理器核1702A至1702N中的一者或多者执行第一指令集，而其他核中的至少一者执行第一指令集的子集或不同的指令值。在一个实施例中，处理器核1702A至1702N就微架构而言是异质的，其中，具有相对更高功率消耗的一个或多个核与具有更低功率消耗的一个或多个功率核耦合。另外，处理器1700可以实现在一个或多个芯片上或者被实现为具有除其他部件之外的所展示的部件的SoC集成电路。[0200]图18是图形处理器1800的框图，所述图形处理器可以是分立的图形处理单元，或可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的映射IO接口并且利用被放置在处理器存储器中的命令与存储器进行通信。在一些实施例中，图形处理器1800包括用于访问存储器的存储器接口1814。存储器接口1814可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和或到系统存储器的接口。[0201]在一些实施例中，图形处理器1800还包括用于将显示输出数据驱动到显示装置1820的显示控制器1802。显示控制器1802包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用户接口元件的组成。在一些实施例中，图形处理器1800包括用于编码、解码、或者向、从或在一个或多个媒体编码格式之间进行媒体代码转换的视频编解码器引擎1806,包括但不限于:运动图像专家组MPEG格式（比如MPEG-2、高级视频译码AVC格式比如H.264MPEG-4AVC、以及电影电视工程师协会SMPTE421MVC-1、和联合图像专家组JPEG格式（比如JPEG、以及运动JPEGMJPEG格式）。[0202]在一些实施例中，图形处理器1800包括用于执行二维2D光栅化器操作的块图像传输BLIT引擎1804,所述2D光栅化器操作包括例如位边界块传输。然而，在一个实施例中，使用图形处理引擎GPE1810的一个或多个部件执行2D图形操作。在一些实施例中，图形处理引擎1810是用于执行图形操作的计算引擎，所述图形操作包括三维3D图形操作和媒体操作。[0203]在一些实施例中，GPE1810包括用于执行3D操作的3D流水线1812,所述3D操作为比如使用作用于3D图元形状例如，矩形、三角形等）的处理功能来渲染三维图像和场景。3D流水线1812包括在元件和或生成的执行线程内向3D媒体子系统1815执行各种任务的可编程和固定功能元件。虽然3D流水线1812可以用于执行媒体操作，但是GPE1810的实施例还包括媒体流水线1816,所述媒体流水线具体地用于执行媒体操作，比如视频后处理和图像增强。[0204]在一些实施例中，媒体流水线1816包括用于代替或代表视频编解码器引擎1806执行一个或多个专门的媒体操作的固定功能或可编程逻辑单元，所述专门的媒体操作为比如视频解码加速、视频解交织和视频编码加速。在一些实施例中，媒体流水线1816另外包括线程生成单元以便生成用于在3D媒体子系统1815上执行的线程。所生成的线程对3D媒体子系统1815中所包括的一个或多个图形执行单元执行对媒体操作的计算。[0205]在一些实施例中，3D媒体子系统1815包括用于执行由3D流水线1812和媒体流水线1816生成的线程的逻辑。在一个实施例中，流水线向3D媒体子系统1815发送线程执行请求，所述3D媒体子系统包括用于仲裁并将各请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元的阵列。在一些实施例中，3D媒体子系统1815包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子系统还包括共享存储器包括寄存器和可寻址存储器），以便在线程之间共享数据并存储输出数据。[0206]3D媒体处理[0207]图19是根据一些实施例的图形处理器的图形处理引擎1910的框图。在一个实施例中，GPE1910是图18中所示的GPE1810的一个版本。图19中具有与本文任何其他图的元件相同的参考数字或名称）的元件可以以与本文别处描述的方式类似的任何方式来操作或起作用，但并不限于此。[0208]在一些实施例中，GPE1910与命令流转化器1903耦合，所述命令流转化器将命令流提供给GPE的3D流水线1912和媒体流水线1916。在一些实施例中，命令流转化器1903耦合至存储器，所述存储器可以是系统存储器，或可以是内部高速缓存存储器和共享高速缓存存储器中的一者或多者。在一些实施例中，命令流转化器1903从存储器接收命令，并且将命令发送给3D流水线1912和或媒体流水线1916。所述命令是从存储用于3D流水线1912和媒体流水线1916的环形缓冲器获取的指示。在一个实施例中，所述环形缓冲器可另外包括存储多批多命令的批命令缓冲器。3D流水线1912和媒体流水线1916通过经由各自流水线内的逻辑执行操作或者通过将一个或多个执行线程分派至执行单元阵列1914来处理所述命令。在一些实施例中，执行单元阵列1914是可缩放的，使得所述阵列基于GPE1910的目标功率和性能级别而包括可变数目的执行单元。[0209]在一些实施例中，采样引擎1930与存储器例如，高速缓存存储器或系统存储器）以及执行单元阵列1914耦合。在一些实施例中，采样引擎1930为执行单元阵列1914提供存储器访问机制，所述存储器访问机制允许执行阵列1914从存储器读取图形和媒体数据。在一些实施例中，采样引擎1930包括用于执行针对媒体的专门图像采样操作的逻辑。[0210]在一些实施例中，采样引擎1930中的专门的媒体采样逻辑包括去噪解交织模块1932、运动估计模块1934以及图像缩放和过滤模块1936。在一些实施例中，去噪解交织模块1932包括用于对经解码的视频数据执行去噪或解交织算法中的一者或多者的逻辑。解交织逻辑将经交织的视频内容的交变长组合为视频的单个帧。去噪逻辑从视频和图像数据减少或去除数据噪声。在一些实施例中，所述去噪和解交织逻辑是运动自适应的并且使用基于在视频数据中检测到的运动量的空间或时间过滤。在一些实施例中，去噪解交织模块1932包括专门的运动检测逻辑例如，在运动估计引擎1934内）。[0211]在一些实施例中，运动估计引擎1934通过对视频数据执行视频加速度函数诸如，运动向量估计和预测）来提供对视频操作的硬件加速度。运动估计引擎确定描述连续视频帧之间的图像数据变换的运动向量。在一些实施例中，图形处理器媒体编解码器使用视频运动估计引擎1934来对宏块级视频执行操作，对于其利用通用处理器来执行可以另外地是太计算密集型的。在一些实施例中，运动估计引擎1934通常可用于图形处理器部件以便辅助视频解码和处理功能，所述视频解码和处理功能对于视频数据内的运动的方向或幅度是敏感或自适应的。[0212]在一些实施例中，图像缩放和过滤模块1936执行图像处理操作，以提高所产生的图像和视频的视觉质量。在一些实施例中，缩放和过滤模块1936在向执行单元阵列1914提供数据之前在采样操作期间处理图像和视频数据。[0213]在一些实施例中，GPE1910包括数据端口1944,所述数据端口提供用于使图形子系统访问存储器的附加机制。在一些实施例中，数据端口1944针对操作促进存储器访问，所述操作包括渲染目标写入、恒定缓冲器读取、暂时存储器空间读取写入、和媒体表面访问。在一些实施例中，数据端口1944包括用于高速缓存对存储器的访问的高速缓存存储器空间。高速缓存存储器可以是单个数据高速缓存，或被分离成用于经由数据端口来访问存储器的多个子系统的多个高速缓存例如，渲染缓冲高速缓存、恒定缓冲器高速缓存等）。在一些实施例中，执行在执行单元阵列1914中的执行单元上的线程通过经由数据分布互连交换消息来与数据端口通信，所述数据分布互连耦合GPE1910的每个子系统。[0214]执行单元[0215]图20是图形处理器2000的另一个实施例的框图。图20中具有与本文任何其他图的元件相同的参考数字或名称）的元件可以以与本文别处描述的方式类似的任何方式来操作或起作用，但并不限于此。[0216]在一些实施例中，图形处理器2000包括环形互连2002、流水线前端2004、媒体引擎2037和图形核2080A至2080N。在一些实施例中，环形互连2002将图形处理器耦合至其他处理单元，包括其他图形处理器或者一个或多个通用处理器核。在一些实施例中，图形处理器是集成在多核处理系统内的多个处理器之一。[0217]在一些实施例中，图形处理器2000经由环形互连2002接收多批命令。由流水线前端2004中的命令流转化器2003翻译传入的命令。在一些实施例中，图形处理器2000包括用于经由图形核2080A至2080N来执行3D几何处理和媒体处理的可缩放执行逻辑。针对3D几何处理命令，命令流转化器2003将命令供应给几何流水线2036。针对至少一些媒体处理命令，命令流转化器2003将命令供应给视频前端2034,所述视频前端与媒体引擎2037耦合。在一些实施例中，媒体引擎2037包括用于视频和图像后处理的视频质量引擎VQE2030以及用于提供硬件加速的媒体数据编码和解码的多格式编码解码MFX2033引擎。在一些实施例中，几何流水线2036和媒体引擎2037各自生成执行线程，所述执行线程用于由至少一个图形核2080A提供的线程执行资源。[0218]在一些实施例中，图形处理器2000包括以模块化核2080A至2080N有时称为核切片）为特征的可缩放线程执行资源，每个模块化核具有多个子核2050A至2050N、2060A至2060N有时称为核子切片）。在一些实施例中，图形处理器2000可以具有任意数量的图形核2080A至2080N。在一些实施例中，图形处理器2000包括图形核2080A，所述图形核至少具有第一子核2050A和第二子核2060A。在其他实施例中，图形处理器是具有单个子核（例如，2050A的低功率处理器。在一些实施例中，图形处理器2000包括多个图形核2080A至2080N，每个图形核包括一组第一子核2050A至2050N和一组第二子核2060A至2060N。所述一组第一子核2050A至2050N中的每个子核至少包括第一组执行单元2052A至2052N和媒体纹理采样器2054A至2054N。所述一组第二子核2060A至2060N中的每个子核至少包括第二组执行单元2062A至2062N和采样器2064A至2064N。在一些实施例中，每个子核2050A至2050N、2060A-2060N共享一组共享资源2070A至2070N。在一些实施例中，这些共享资源包括共享高速缓存存储器和像素操作逻辑。其他共享资源也可包括在图形处理器的各种实施例中。[0219]图21展示了可线程执行逻辑2100,包括在GPE的一些实施例中所采用的处理元件的阵列。图21中具有与本文任何其他图的元件相同的参考数字或名称）的那些元件可以以与本文别处描述的方式类似的任何方式来操作或起作用，但并不限于此。[0220]在一些实施例中，线程执行逻辑2100包括像素着色器2102、线程分派器2104、指令高速缓存2106、可缩放执行单元阵列，包括多个执行单元2108A至2108N、采样器2110、数据高速缓存2112和数据端口2114。在一个实施例中，这些所包括的部件经由互连结构而互连，所述互连结构链接到这些部件中每一者。在一些实施例中，通过指令高速缓存2106、数据端口2114、采样器2110和执行单元阵列2108A至2108N中的一者，线程执行逻辑2100包括至存储器比如，系统存储器或高速缓存存储器的一个或多个连接。在一些实施例中，每个执行单元例如，2108A是个别向量处理器，能够执行多个同时的线程并且针对每个线程来并行处理多个数据元素。在一些实施例中，执行单元阵列2108A至2108N包括任何数目的个别执行单元。[0221]在一些实施例中，执行单元阵列2108A至2108N主要用于执行“着色器”程序。在一些实施例中，阵列2108A至2108N中的执行单元执行包括对许多标准3D图形着色器指令的原生支持的指令集，使得以最小的转换执行来自图形库例如，直接3D和OpenGL的着色器程序。执行单元支持顶点和几何处理例如，顶点程序、几何程序、顶点着色器）、像素处理例如，像素着色器、片段着色器和通用处理例如，计算和媒体着色器）。[0222]执行单元阵列2108A至2108N中的每个执行单元对数据元素的阵列进行操作。数据元素的数目是“执行大小“或用于指令的通道的数目。执行通道是用于数据元素访问、掩码和指令内的流控制的逻辑执行单元。通道的数目可以与针对特定图形处理器的物理算术逻辑单元ALU或浮点单元FPU的数目无关。在一些实施例中，执行单元2108A至2108N支持整数和浮点数据类型。[0223]执行单元指令集包括单指令多数据SMD。可以将各种数据元素作为压缩数据类型存储在寄存器中，并且执行单元将基于各种元素的数据大小来处理这些元素。例如，当在256位宽的向量上进行操作时，所述256位的向量存储在寄存器中，并且所述执行单元作为四个单独64位压缩数据元素（四倍字长QW大小的数据元素）、八个单独32位压缩数据元素双倍字长DW大小的数据元素）、十六个单独16位压缩数据元素（字长W大小的数据元素）、或三十二个单独8位数据元素（字节B大小的数据元素）在所述向量上进行操作。然而，不同的向量宽度和寄存器大小是可能的。[0224]—个或多个内部指令高速缓存例如，2106被包括在线程执行逻辑2100中，以高速缓存用于执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存例如，2112被包括用于高速缓存在线程执行期间的线程数据。在一些实施例中，采样器2110被包括用于为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器2110包括专门的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样过程期间处理纹理或媒体数据。[0225]在执行期间，图形流水线和媒体流水线经由线程生成和分派逻辑将线程发起请求发送给线程执行逻辑2100。在一些实施例中，线程执行逻辑2100包括本地线程分派器2104，所述本地线程分派器仲裁来自图形流水线和媒体流水线的线程发起请求并在一个或多个执行单元2108A至2108N上实例化所请求的线程。例如，几何流水线（例如，图20的2036将顶点处理、曲面细分或几何处理线程分派给线程执行逻辑2100图21。在一些实施例中，线程分派器2104还可以处理来自执行着色器程序的运行时间线程生成请求。[0226]一旦一组几何对象已被处理并被光栅化为像素数据，就调用像素着色器2102以进一步计算输出信息并导致将结果写入到输出表面例如，颜色缓冲器、深度缓冲器、模板印刷缓冲器等）。在一些实施例中，像素着色器2102计算各顶点属性的值，所述各顶点属性跨栅格化对象被内插。在一些实施例中，像素着色器2102然后执行应用编程接口（API供应的像素着色器程序。为了执行所述像素着色器程序，像素着色器2102经由线程分派器2104将线程分派给执行单元例如，2108A。在一些实施例中，像素着色器2102使用采样器2110中的纹理采样逻辑来访问存储器中所存储的纹理图中的纹理数据。对纹理数据和输入几何进行的算术运算计算每个几何片段的像素颜色数据，或放弃一个或多个像素以供进一步处理。[0227]在一些实施例中，数据端口2114提供用于使线程执行逻辑2100将已处理的数据输出到存储器以供在图形处理器输出流水线上处理的存储器访问机制。在一些实施例中，数据端口2114包括或耦合至一个或多个高速缓存存储器例如，数据高速缓存2112从而经由数据端口高速缓存数据以供存储器访问。[0228]图22是根据一些实施例的示意图形处理器指令格式2200的框图。在一个或多个实施例中，图形处理器执行单元支持具有多种格式的指令的指令集。实线框展示通常包括在执行单元指令中的分量，而虚线包括可选的或仅包括在指令的子集中的分量。在一些实施例中，所描述和展示的指令格式2200是宏指令，因为它们是供应至执行单元的指令，这与从指令解码产生的微操作相反一旦所述指令被处理）。[0229]在一些实施例中，图形处理器执行单元原生地支持呈128位格式2210的指令。64位紧凑指令格式2230可用于基于所选的指令、指令选项和操作数的数目的一些指令。原生128位格式2210提供对所有指令选项的访问，而一些选项和操作在64位格式2230中则被限制。以64位格式2230可用的原生指令根据实施例而变化。在一些实施例中，使用索引字段2213中的一组索引值将指令部分地紧凑。执行单元硬件基于这些索引值参考一组压缩表，并且使用压缩表输出来以128位格式2210重建原生指令。[0230]针对每种格式，指令操作码2212定义执行单元要执行的操作。执行单元跨越每个操作数的多个数据元素并行执行每个指令。例如，响应于加法指令，执行单元跨越表示纹理元素或图片元素的每个颜色通道来执行同时加法运算。默认情况下，执行单元跨越操作数的所有数据通道执行每个指令。在一些实施例中，指令控制字段2214使得能控制某些执行选项，比如通道选择例如，预测）以及数据通道排序例如，混合）。针对128位指令2210，执行大小字段2216限制将被并行执行的数据通道的数目。在一些实施例中，执行大小字段2216不可用于64位紧凑指令格式2230。[0231]—些执行单元指令具有多达三个操作数，包括两个源操作数srcO2220、srcl2222和一个目的地2218。在一些实施例中，执行单元支持双目的地指令，其中，这些目的地之一是隐式的。数据操纵指令可以具有第三源操作数例如，SRC22224，其中，指令操作码2212确定源操作数的数目。指令的最后一个源操作数可以是通过所述指令传递的立即（例如，硬编码值。[0232]在一些实施例中，128位指令格式2210包括访问地址模式信息2226,所述访问地址模式信息指定例如使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令2210中的位来提供一个或多个操作数的寄存器地址。[0233]在一些实施例中，128位指令格式2210包括访问地址模式字段2226,所述访问地址模式字段指定所述指令的地址模式和或访问模式。在一个实施例中，访问模式定义所述指令的数据访问对齐。一些实施例支持包括16字节对齐访问模式和1字节对齐访问模式的访问模式，其中，访问模式的字节对齐确定指令操作数的访问对齐。例如，当处于第一模式时，指令2210可针对源操作数和目的地操作数使用字节对齐寻址，并且当处于第二模式时，指令2210可针对所有的源操作数和目的地操作数使用16字节对齐寻址。[0234]在一个实施例中，访问地址模式字段2226的地址模式部分确定指令将使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令2210中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可基于地址寄存器值和指令中的地址立即字段来计算一个或多个操作数的寄存器地址。[0235]在一些实施例中，基于操作码2212位字段对指令分组，以简化操作码解码2240。针对8位操作码，位4、5和6允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例性的。在一些实施例中，移动和逻辑操作码组2242包括数据移动和逻辑指令例如，移动moV、比较cmp。在一些实施例中，移动和逻辑组2242共享五个最高有效位MSB，其中，移动mov指令采用OOOOxxxxb的形式，而逻辑指令采用OOOlxxxxb的形式。流控制指令组2244例如，调用（call、跳（jmp包括采用OOlOxxxxb形式例如，0x20的指令。混杂指令组2246包括指令的混合体，这些指令包括采用001Ixxxxb形式例如，0x30的同步指令例如，等待、发送）。并行数学指令组2248包括采用OlOOxxxxb形式例如，0x40的按分量逐个作出的（component-wise算术指令例如，加add、减mul。并行数学组2248跨越数据通道并行执行算术运算。向量数学组2250包括采用OlOlxxxxb形式（例如，0x50的算术指令例如，dp4。向量数学组执行比如对向量操作数的点积计算的算术。[0236]图形流水线[0237]图23是图形处理器2300的另一个实施例的框图。图23中具有与本文任何其他图的元件相同的参考数字或名称）的元件可以以与本文别处描述的方式类似的任何方式来操作或起作用，但并不限于此。[0238]在一些实施例中，图形处理器2300包括图形流水线2320、媒体流水线2330、显示引擎2340、线程执行逻辑2350和渲染输出流水线2370。在一些实施例中，图形处理器2300是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器受到至一个或多个控制寄存器未示出）的寄存器写入的控制或者经由环形互连2302经由发布至图形处理器2300的命令被控制。在一些实施例中，环形互连2302将图形处理器2300耦合至其他处理部件，比如其他图形处理器或通用处理器。由命令流转化器2303翻译来自环形互连2302的命令，所述命令流转化器将指令供应给图形流水线2320或媒体流水线2330的个别部件。[0239]在一些实施例中，命令流转化器2303指导顶点获取器2305的操作，所述顶点获取器从存储器读取顶点数据并执行由命令流转化器2303提供的顶点处理命令。在一些实施例中，顶点获取器2305将顶点数据提供给顶点着色器2307,所述顶点着色器向每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器2305和顶点着色器2307通过经由线程分派器2331将执行线程分派给执行单元2352A、2352B来执行顶点处理指令。[0240]在一些实施例中，执行单元2352A、2352B是具有用于执行图形和媒体操作的指令集的向量处理器的阵列。在一些实施例中，执行单元2352A、2352B具有特定用于每个阵列或在阵列之间共享的附加Ll高速缓存2351。所述高速缓存可以被配置为数据高速缓存、指令高速缓存或单个高速缓存，所述单个高速缓存被分割成将数据和指令包含在不同的分区中。[0241]在一些实施例中，图形流水线2320包括用于执行对3D对象的硬件加速曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器2311配置曲面细分操作。可编程的域着色器2317提供对曲面细分输出的后端评估。曲面细分器2313在外壳着色器2311的方向上进行操作并且包含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成详细的几何对象集合，所述粗糙几何模型作为输入被提供至图形流水线2320。在一些实施例中，如果未使用曲面细分，则可以对曲面细分部件2311、2313、2317进行旁路。[0242]在一些实施例中，完整的几何对象可以由几何着色器2319经由被分派给执行单元2352A、2352B的一个或多个线程来处理，或可以直接继续进行至剪辑器2329。在一些实施例中，几何着色器在整个几何对象而非顶点或者如图形流水线的先前级中的顶点补片上进行操作。如果曲面细分被禁用，那么几何着色器2319从顶点着色器2307接收输入。在一些实施例中，几何着色器2319可由几何着色器程序编程以便在曲面细分单元被禁用时执行几何曲面细分。[0243]在光栅化之前，剪辑器2329处理顶点数据。剪辑器2329可以是固定功能的剪辑器或者具有剪裁和几何着色器功能的可编程剪辑器。在一些实施例中，渲染输出流水线2370中的光栅化器2373例如，深度测试部件分派像素着色器以将几何对象转换为它们的逐像素表示。在一些实施例中，像素着色器逻辑包括在线程执行逻辑2350中。在一些实施例中，应用可以对光栅化器2373进行旁路，并且经由流出单元2323来访问未光栅化的顶点数据。[0244]图形处理器2300具有互连总线、互连结构或某种其他互连机制，其允许在处理器主要部件当中传递数据和消息。在一些实施例中，执行单元2352A、2352B和多个关联高速缓存2351、纹理和媒体采样器2354以及纹理采样器高速缓存2358经由数据端口2356互连，以执行存储器访问并与处理器的渲染输出流水线部件通信。在一些实施例中，采样器2354、高速缓存2351、2358以及执行单元2352A、2352B各自具有单独的存储器访问路径。[0245]在一些实施例中，渲染输出流水线2370包含光栅化器2373,所述光栅化器将基于顶点的对象转换为关联的基于像素的表示。在一些实施例中，光栅化器逻辑包括用于执行固定功能三角形和线光栅化的窗口器掩码器单元。相关联的渲染高速缓存2378和深度高速缓存2379在一些实施例中也是可用的。像素操作部件2377对数据执行基于像素的操作，不过在一些示例中，与2D操作相关联的像素操作（例如，位块图像传输和混合）由2D引擎2341执行，或在显示时间由使用重叠显示平面的显示控制器2343代替。在一些实施例中，共享的L3高速缓存2375可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。[0246]在一些实施例中，图形处理器媒体流水线2330包括媒体引擎2337和视频前端2334。在一些实施例中，视频前端2334从命令流转化器2303接收流水线命令。在一些实施例中，媒体流水线2330包括单独的命令流转化器。在一些实施例中，视频前端2334在将所述命令发送给媒体引擎2337之前处理媒体命令。在一些实施例中，媒体引擎2337包括用于生成线程以用于经由线程分派器2331分派给线程执行逻辑2350的线程生成功能。[0247]在一些实施例中，图形处理器2300包括显示引擎2340。在一些实施例中，显示引擎2340在处理器2300外部并且经由环形互连2302、或某个其他互连总线或结构耦合至图形处理器。在一些实施例中，显示引擎2340包括2D引擎2341和显示控制器2343。在一些实施例中，显示引擎2340包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器2343与显示装置未示出）耦合，所述显示装置可以是系统集成式显示装置（如在膝上型计算机中），或可以是经由显示装置连接器所附接的外部显示装置。[0248]在一些实施例中，图形流水线2320和媒体流水线2330可配置成基于多个图形和媒体编程接口来执行操作，并且不特定于任何一个应用编程接口（API。在一些实施例中，图形处理器的驱动器软件将特定于特定图形或媒体库的API调度转换成可由图形处理器处理的命令。在一些实施例中，为来自科纳斯Khronos集团的开放图形库OpenGL和开放计算语言（OpenCL、来自微软公司的Direct3D库提供支持、或者可以向OpenGL和D3D两者提供支持。还可以为开源计算机视觉库OpenCV提供支持。如果可以进行从未来API调用的流水线至图形处理器的流水线的映射，那么还将支持具有兼容的3D流水线的未来API。[0249]图形流水线编程[0250]图24A是根据一些实施例的示意图形处理器命令格式2400的框图。图24B是根据实施例的示意图形处理器命令序列2410的框图。图24A中的实线框展示通常包括在图形命令中的分量，而虚线包括可选的或仅包括在图形命令的子集中的分量。图24A的示例性图形处理器命令格式2400包括用于标识命令的目标客户端2402、命令操作代码操作码2404和命令的相关数据2406的数据字段。在一些命令中还包括子操作码2405和命令大小2408。[0251]在一些实施例中，客户端2402指定处理命令数据的图形装置的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以便调整对命令的进一步处理并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有处理命令的对应的处理流水线。一旦命令被客户端单元接收，客户端单元就读取操作码2404以及如果存在的话子操作码2405以确定待执行的操作。客户端单元使用数据字段2406中的信息来执行命令。针对一些命令，期待显式命令大小2408以指定命令的大小。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双倍字长的倍数对命令进行对齐。[0252]图24B中的流程图示出了示例性图形处理器命令序列2410。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来启动、执行并终止图形操作集合。仅出于示例性目的示出并描述了样本命令序列，因为实施例并不限于这些特定命令或者此命令序列。此外，所述命令可以作为一批命令以命令序列被发布，从而使得图形处理器将以至少部分同时的方式处理命令序列。[0253]在一些实施例中，图形处理器命令序列2410可以流水线转储清除命令2412开始，以使任何活跃的图形流水线完成所述流水线的当前未决命令。在一些实施例中，3D流水线2422和媒体流水线2424不同时进行操作。执行流水线转储清除以使活跃的图形流水线完任何未决命令。响应于流水线转储清除，图形处理器的命令解析器将暂停命令处理，直到活跃的绘图引擎完成未决操作且相关的读取高速缓存无效。可选地，渲染高速缓存中被标记为‘脏dirty’的任何数据可以被转储清除到存储器。在一些实施例中，可以针对流水线同步或在将图形处理器放置处于低功率状态之前使用流水线转储清除命令2412。[0254]在一些实施例中，当命令序列要求图形处理器在流水线之间作明确切换时，使用流水线选择命令2413。在一些实施例中，在发布流水线命令之前在执行情境中仅需要一次流水线选择命令2413,除非所述情境要发布针对两条流水线的命令。在一些实施例中，在经由流水线选择命令2413作流水线切换之前立即需要流水线转储清除命令是2412。[0255]在一些实施例中，流水线控制命令2414配置用于操作的图形流水线，并用于对3D流水线2422和媒体流水线2424编程。在一些实施例中，流水线控制命令2414配置活跃流水线的流水线状态。在一个实施例中，流水线控制命令2414被用于流水线同步，以及用于在处理一批命令之前将数据从活跃的流水线内的一个或多个高速缓存存储器中清除。[0256]在一些实施例中，使用返回缓冲器状态命令2416来配置用于使相应的流水线写入数据的一组返回缓冲器。一些流水线操作需要分配、选择或配置一个或多个返回缓冲器，这些操作在处理期间将中间数据写入到所述返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以便存储输出数据并且执行跨线程通信。在一些实施例中，返回缓冲器状态2416包括选择返回缓冲器的大小和数量以用于流水线操作集合。[0257]命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线确定2420,根据3D流水线2422和媒体流水线2424来定制命令序列，所述3D流水线以3D流水线状态2430开始，所述媒体流水线始于媒体流水线状态2440处。[0258]用于3D流水线状态2430的命令包括用于以下各者的3D状态设置命令:顶点缓冲器状态、顶点元素状态、恒定颜色状态、深度缓冲器状态和将在处理3D图元命令之前配置的其他状态变量。至少部分地基于使用中的特定3DAPI来确定这些命令的值。在一些实施例中，3D流水线状态2430命令还能够选择性地禁用或旁路掉特定流水线元件如果将不使用那些元件的话）。[0259]在一些实施例中，3D图元2432命令用于提交待由3D流水线处理的3D图元。经由3D图元2432传递到图形处理器的命令和关联的参数被转发到图形流水线中的顶点获取函数。顶点获取函数使用3D图元2432命令数据来产生顶点数据结构。顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元2432命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线2422将着色器执行线程分派给图形处理器执行单元。[0260]在一些实施例中，经由执行2434命令或事件来触发3D流水线2422。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘go’或‘kick’命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行，以通过图形流水线来转储清除命令序列。3D流水线将执行针对3D图元的几何处理。一旦操作完成，便对所得几何对象光栅化，并且像素引擎给所得像素上色。针对那些操作还可包括用于控制像素着色和像素后端操作的附加命令。[0261]在一些实施例中，当执行媒体操作时，图形处理器命令序列2410遵循媒体流水线2424路径。一般地，媒体流水线2424的特定用途和编程方式取决于待执行的媒体或计算操作。在媒体解码期间，可将特定的媒体解码操作卸载到媒体流水线。在一些实施例中，还可以对媒体流水线进行旁路，并且可以使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元GPGPU操作的元件，其中，图形处理器用于使用计算着色器程序来执行SMD向量操作，所述计算着色器程序与图形图元的渲染不明确相关。[0262]在一些实施例中，以与3D流水线2422类似的方式配置媒体流水线2424。在媒体对象命令2442之前将一组媒体流水线状态命令2440分派到或放置到命令队列中。在一些实施例中，媒体流水线状态命令2440包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于处理媒体对象。这包括用于配置媒体流水线内的视频解码和视频编码逻辑的数据比如编码或解码模式）。在一些实施例中，媒体流水线状态命令2440还支持将一个或多个指针用于包含一批状态设置的“间接”状态元件。[0263]在一些实施例中，媒体对象命令2442将指针供应给供由媒体流水线处理的媒体对象。媒体对象包括包含待处理的视频数据的存储器缓冲器。在一些实施例中，在发布媒体对象命令2442之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令2442被排队，则经由执行命令2444或等效的执行事件例如，寄存器写入来触发媒体流水线2424。然后可以通过由3D流水线2422或媒体流水线2424提供的操作对来自媒体流水线2424的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。[0264]图形软件架构[0265]图25展示根据一些实施例的数据处理系统2500的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用2510、操作系统2520、以及至少一个处理器2530。在一些实施例中，处理器2530包括图形处理器2532以及一个或多个通用处理器核2534。图形应用2510和操作系统2520各自在数据处理系统的系统存储器2550中执行。[0266]在一些实施例中，3D图形应用2510包含一个或多个着色器程序，所述着色器程序包括着色器指令2512。着色器语言指令可以呈高阶着色器语言，比如高阶着色器语言HLSL或OpenGL着色器语言GLSL。所述应用还包括呈适合于由通用处理器核2534执行的机器语言的可执行指令2514。所述应用还包括由顶点数据定义的几何对象2516。[0267]在一些实施例中，操作系统2520是来自微软公司的Microsoft®Windo嘗S®操作系统、使用Linux内核的变体的专属类UNIX操作系统或开源类UNIX操作系统。当Direct3DAPI在使用中时，操作系统2520使用前端着色器编译器2524以将呈HLSL的任何着色器指令2512编译为低阶着色器语言。所述编译可以是即时JIT编译，或者所述应用可执行着色器预编译。在一些实施例中，在对3D图形应用2510进行编译期间，将高阶着色器编译成低阶着色器。[0268]在一些实施例中，用户模式图形驱动器2526包含后端着色器编译器2527,所述后端着色器编译器用于将着色器指令2512转换为硬件特定表示。当OpenGLAPI在使用中时，呈GLSL高阶语言的着色器指令2512被传递到用户模式图形驱动器2526以供编译。在一些实施例中，用户模式图形驱动器2526使用操作系统内核模式函数2528来与内核模式图形驱动器2529进行通信。在一些实施例中，内核模式图形驱动器2529与图形处理器2532进行通信以便分派命令和指令。[0269]IP核实现方式[0270]至少一个实施例的一个或多个方面可由存储在机器可读介质上的代表性代码来实现，所述机器可读介质表示和或定义集成电路比如，处理器）内的逻辑。例如，机器可读介质可以包括表示处理器内的各个逻辑的指令。当由机器读取时，所述指令可以使所述机器制造用于执行本文描述的技术的逻辑。这类表示称为“IP核”）是集成电路的逻辑的可重复使用单元，所述可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而存储在有形、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各消费者或制造设施。可以制造集成电路，从而使得所述电路执行与在此描述的实施例中的任一实施例相关联地描述的操作。[0271]图26是根据实施例的展示IP核开发系统2600的框图，所述IP核开发系统可用于制造集成电路以执行操作。IP核开发系统2600可以用于生成可并入到更大的设计中或用于构建整个集成电路例如，SOC集成电路）的模块化、可重复使用设计。设计设施2630可采用高阶编程语言例如，CC++生成对IP核设计的软件仿真2610。软件仿真2610可用于设计、测试并验证IP核的行为。然后可由仿真模型2600来创建或合成寄存器传输级RTL设计。RTL设计2615是对硬件寄存器之间的数字信号的流动进行建模的集成电路包括使用建模的数字信号执行的相关联逻辑的行为的抽象。除了RTL设计2615之外，还可以创建、设计或合成逻辑电平或晶体管电平处的较低层次设计。由此，初始设计和仿真的具体细节可以发生变化。[0272]可由设计设施进一步将RTL设计2615或等效物合成为硬件模型2620,所述硬件模型可以呈硬件描述语言HDL或物理设计数据的某个其他表示。可以进一步仿真或测试HDL以验证IP核设计。可以使用非易失性存储器2640例如，硬盘、闪存或任何非易失性存储介质）来存储IP核设计以供递送到第3方制造设施2665。可替代地，可以通过有线连接2650或无线连接2660来传输例如，经由互联网）IP核设计。制造设施2665然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置用于执行根据本文描述的至少一个实施例的操作。[0273]图27是根据实施例的展示示例性片上系统集成电路2700的框图，可使用一个或多个IP核来制造所述系统芯片集成电路。示例性集成电路包括一个或多个应用处理器2705例如，CPU、至少一个图形处理器2710,并且可以另外包括图像处理器2715和或视频处理器2720,其中的任一中可以是来自相同或多个不同设计设施的模块化IP核。集成电路包括外围或总线逻辑，包括USB控制器2725、UART控制器2730、SPISDI0控制器2735、I2SI2C控制器2740。另外，集成电路可以包括显示装置2745,所述显示装置耦合至高清晰度多媒体接口HDMI控制器2750和移动行业处理器接口（MIPI显示接口2755中的一者或多者。可以由闪存子系统2760包括闪存和闪存控制器来提供存储。可经由存储器控制器2765来提供存储器接口以用于访问SDRAM或SRAM存储器装置。一些集成电路另外包括嵌入式安全引擎2770。[0274]另外，其他逻辑和电路可被包括在集成电路2700的处理器中，这些逻辑和电路包括附加的图形处理器核、外围接口控制器或通用处理器核。[0275]附加注释和示例:[0276]示例1可包括性能增强的计算系统，该计算系统包括：向系统供应电力的电源；图形流水线设备，包括：图形流水线的写出固定功能级，用于接收一个或多个对象的几何数据并基于几何数据生成一个或多个包围盒，其中写出固定功能级生成所述一个或多个包围盒作为到一个或多个图形处理级的输入；以及一个或多个写出缓冲器，写出固定功能级根据包围盒将经处理的顶点数据从图形流水线的一个或多个级写到该一个或多个写出缓冲器；以及通信地耦合至图形流水线设备的显示子系统，其中显示子系统用于视觉地呈现与包围盒相关联的一个或多个场景。[0277]示例2可包括示例1的系统，其中写出固定功能级用于生成一个或多个包围盒而无需主机处理器同步。[0278]示例3可包括示例2的系统，其中一个或多个包围盒包括三维3D对象的包围盒。[0279]示例4可包括示例3的系统，还包括存储器，该存储器包括一个或多个写出缓冲器，其中写出将经变换的3D顶点的一部分写进所述一个或多个写出缓冲器中。[0280]示例5可包括示例4的系统，其中写出包括包装盒四维4D状态，并且其中当4D状态被启用且所述一个或多个写出缓冲器中的一个或多个由应用定界时，响应于绘制调用，写出级由一个或多个累加器计算4D顶点的4D位置的最小或最大4D包围盒中的一个或多个。[0281]示例6可包括示例5的系统，其中当4D状态被禁用或一个或多个写出缓冲器被解除定界时，写出固定功能级被触发以将一个或多个包围盒写进一个或多个写出缓冲器中。[0282]示例7可包括示例4的系统，其中写出固定功能级包括包围盒3D状态，且其中当包围盒3D状态被启用时，写出固定功能级执行4D顶点位置的透视划分并累加3D屏幕空间包围盒。[0283]示例8可包括示例7的系统，其中写出固定功能级计算或输出曲面细分绘制调用的曲面细分绘制的每一个补片的一个或多个包围盒。[0284]示例9可包括示例1-8中的任一个的系统，其中一个或多个包围盒要被连续地写进一个或多个写出缓冲器中，其中包围盒的每一个由N维包围盒的每一维的最小边界和最大边界限定，并且其中基于几何数据的包装盒被用作到图形流水线的一个或多个级的输入以执行排序对象、相交检测或其他图形处理中的一个或多个。[0285]示例10可包括图形处理器设备，该图形处理器设备包括一个或多个写出缓冲器；和包括写出固定功能级的图形流水线，该写出固定功能级用于接收一个或多个对象的几何数据、基于几何数据生成一个或多个包围盒作为到一个或多个图形处理级的输入、并根据包围盒将经处理的顶点数据从一个或多个图形处理级写到一个或多个写出缓冲器。[0286]示例11可包括示例10的设备，其中写出固定功能级用于生成一个或多个包围盒而无需主机处理器同步。[0287]示例12可包括示例10的设备，其中一个或多个包围盒包括三维（3D对象的包围盒。[0288]示例13可包括示例12的设备，还包括存储器，该存储器包括一个或多个写出缓冲器，其中写出将经变换的3D顶点的一部分写进所述一个或多个写出缓冲器中。[0289]示例14可包括示例13的设备，其中写出包括边界四维4D状态，并且其中当4D状态被启用且所述一个或多个写出缓冲器中的一个或多个由应用定界时，响应于绘制调用，写出级由一个或多个累加器计算4D顶点的4D位置的最小或最大4D包围盒中的一个或多个。[0290]示例15可包括示例14的设备，其中当4D状态被禁用或一个或多个写出缓冲器被解除定界时，写出固定功能级被触发以将一个或多个包围盒写进一个或多个写出缓冲器中。[0291]示例16可包括示例13的设备，其中写出固定功能级包括包围盒3D状态，且其中当包围盒3D状态被启用时，写出固定功能级执行4D顶点位置的透视划分并累加3D屏幕空间包围盒。[0292]示例17可包括示例16的设备，其中写出固定功能级计算或输出曲面细分绘制调用的曲面细分绘制的每一个补片的一个或多个包围盒。[0293]示例18可包括示例10-17中的任一个的设备，其中一个或多个包围盒要被连续地写进一个或多个写出缓冲器中，其中包围盒的每一个由N维包围盒的每一维的最小边界和最大边界限定，并且其中基于几何数据的包装盒被用作到图形流水线的一个或多个级的输入以执行排序对象、相交检测或其他图形处理中的一个或多个。[0294]示例19可包括管理写出固定功能级的方法，该方法包括：由图形流水线的写出固定功能级接收一个或多个对象的几何数据；由写出固定功能级基于几何数据生成一个或多个包围盒作为到图形流水线的一个或多个级的输入;以及由写出固定功能级根据包围盒将经处理的顶点数据从图形流水线的一个或多个级写出到一个或多个写出缓冲器。[0295]示例20可包括示例19的方法，还包括生成一个或多个包围盒而无需主机处理器同步。[0296]示例21可包括示例20的方法，其中一个或多个包围盒包括三维（3D对象的包围盒。[0297]示例22可包括示例21的方法，还包括将经变换的3D顶点的一部分写到存储器的一个或多个写出缓冲器中。[0298]示例23可包括示例22的方法，其中写出固定功能级包括包围盒四维4D状态，该方法还包括：当4D状态被启用且一个或多个写出缓冲器中的一个或多个由应用定界时，响应于绘制调用，计算4D顶点的4D位置的最小或最大4D包围盒中的一个或多个。[0299]示例24可包括示例23的方法，还包括：当4D状态被禁用或一个或多个写出缓冲器被解除定界时，触发写出固定功能级以将一个或多个包围盒写进一个或多个写出缓冲器中。[0300]示例25可包括示例20的方法，其中写出固定功能级包括包围盒3D状态，该方法还包括:执行四维4D顶点位置的透视划分；以及当包围盒3D状态被启用时累加3D屏幕空间包围盒。[0301]示例26可包括示例19-25中的任一个的方法，还包括:计算或输出曲面细分绘制调用的曲面细分绘制的每一个补片的一个或多个包围盒，其中一个或多个包围盒被连续地写进一个或多个写出缓冲器中，其中包围盒的每一个由N维包围盒的每一维的最小边界和最大边界限定，并且其中基于几何数据的包装盒被用作到图形流水线的一个或多个级的输入以执行排序对象、相交检测或其他图形处理中的一个或多个。[0302]示例27可包括性能增强的计算系统，该计算系统包括用于执行示例19-25中的任一个的方法的装置，该计算系统还包括用于以下操作的装置:计算或输出曲面细分绘制调用的曲面细分绘制的每一个块的一个或多个包围盒，其中一个或多个包围盒被连续地写进一个或多个写出缓冲器中，其中包围盒的每一个由N维包围盒的每一维的最小边界和最大边界限定，并且其中基于几何数据的包装盒被用作到图形流水线的一个或多个级的输入以执行排序对象、相交检测或其他图形处理中的一个或多个的方法。术语“耦合”此处可以用来指所讨论的部件之间任何类型的直接或间接的关系，并可以应用于电子、机械、流体、光学、电磁、电机或其他连接。此外，术语“第一”、“第二”等此处可以仅用来促进讨论，并不带有任何具体的暂时或时间顺序的显著性意义，除非另外指明。而且，应理解不定冠词“一”或“一个”带有“一个或多个”或“至少一个”的意思。[0303]如在本申请和权利要求书中使用的，由术语“一个或多个”描述的项目列表可意指所列表项目的任何组合。例如，短语“A、B和C中的一个或多个”意味着A、B、C;A和B;A和C;B和C;或A、B和C。[0304]上面已经参考具体实施例描述了各实施例。然而，本领域内技术人员会理解，可以对其进行各种修改和改变而不偏离如在所附的权利要求书中所阐述的实施例的较宽的精神和范围。因此认为前述说描述和附图是说明性的而不是限制性的。

权利要求：1.一种性能增强的计算系统，包括：电源，用于向所述系统供应电力；图形流水线装置，所述图形流水线装置包括：图形流水线的写出固定功能级，用于：接收一个或多个对象的几何数据，以及基于所述几何数据生成一个或多个包围盒，其中所述写出固定功能级生成所述一个或多个包围盒作为到一个或多个图形处理级的输入;以及一个或多个写出缓冲器，所述写出固定功能级根据所述包围盒将经处理的顶点数据从所述图形流水线的一个或多个级写出到所述一个或多个写出缓冲器;以及显示子系统，通信地耦合至所述图形流水线装置，其中所述显示子系统用于视觉地呈现与所述包围盒相关联的一个或多个场景。2.如权利要求1所述的系统，其特征在于，所述写出固定功能级用于生成所述一个或多个包围盒而无需主机处理器同步。3.如权利要求2所述的系统，其特征在于，所述一个或多个包围盒包括三维3D对象的包围盒。4.如权利要求3所述的系统，其特征在于还包括存储器，所述存储器包括所述一个或多个写出缓冲器，其中所述写出将经变换的3D顶点的一部分写进所述一个或多个写出缓冲器中。5.如权利要求4所述的系统，其特征在于：其中所述写出包括包围盒四维4D状态，以及其中，当所述4D状态被启用且所述一个或多个写出缓冲器中的一个或多个由应用定界时，响应于绘制调用，所述写出级可由一个或多个累加器计算4D顶点的4D位置的最小或最大4D包围盒中的一个或多个。6.如权利要求5所述的系统，其特征在于，当所述4D状态被禁用或所述一个或多个写出缓冲器被解除定界时，所述写出固定功能级被触发以将所述一个或多个包围盒写进所述一个或多个写出缓冲器中。7.如权利要求4所述的系统，其特征在于，所述写出固定功能级包括包围盒3D状态，且其中当所述包围盒3D状态被启用时，所述写出固定功能级执行4D顶点位置的透视划分并累加3D屏蒂空间包围盒。8.如权利要求1到7中的任一项所述的系统，其特征在于：其中所述写出固定功能级计算或输出曲面细分绘制调用的曲面细分绘制的每一个补片的所述一个或多个包围盒，其中所述一个或多个包围盒要被连续地写进所述一个或多个写出缓冲器中，其中所述包围盒的每一个是由N维包围盒的每一维的最小边界和最大边界限定的，以及其中基于所述几何数据的所述包围盒被用作到所述图形流水线的一个或多个级的输入以执行排序对象、相交检测或其他图形处理中的一个或多个。9.一种图形处理器设备，所述图形处理器设备包括：一个或多个写出缓冲器；以及包括写出固定功能级的图形流水线，用于：接收一个或多个对象的几何数据，基于所述几何数据生成一个或多个包围盒作为到一个或多个图形流水线级的输入，以及根据所述包围盒将经处理的顶点数据从所述一个或多个图形处理级写到所述一个或多个写出缓冲器。10.如权利要求9所述的设备，其特征在于，所述写出固定功能级用于生成所述一个或多个包围盒而无需主机处理器同步。11.如权利要求10所述的设备，其特征在于，所述一个或多个包围盒用于包括三维3D对象的包围盒。12.如权利要求11所述的设备，其特征在于还包括存储器，所述存储器包括所述一个或多个写出缓冲器，其中所述写出用于将经变换的3D顶点的一部分写进所述一个或多个写出缓冲器中。13.如权利要求12所述的设备，其特征在于：其中所述写出用于包括包围盒四维4D状态，以及其中，当所述4D状态被启用且所述一个或多个写出缓冲器中的一个或多个由应用定界时，响应于绘制调用，所述写出固定功能级用于由一个或多个累加器计算4D顶点的4D位置的最小或最大4D包围盒中的一个或多个。14.如权利要求13所述的设备，其特征在于，当所述4D状态被禁用或所述一个或多个写出缓冲器被解除定界时，所述写出固定功能级要被触发以将所述一个或多个包围盒写进所述一个或多个写出缓冲器中。15.如权利要求14所述的设备，其特征在于，所述写出固定功能级包括包围盒3D状态，且其中当所述包围盒3D状态被启用时，所述写出固定功能级用于执行4D顶点位置的透视划分并累加3D屏幕空间包围盒。16.如权利要求10到15中的任一项所述的设备，其特征在于：其中所述写出固定功能级用于计算或输出曲面细分绘制调用的曲面细分绘制的每一个补片的所述一个或多个包围盒，其中所述一个或多个包围盒要被连续地写进所述一个或多个写出缓冲器中，其中所述包围盒的每一个由N维包围盒的每一维的最小边界和最大边界限定，以及其中基于所述几何数据的所述包围盒被用作到所述图形流水线的一个或多个级的输入以执行排序对象、相交检测或其他图形处理中的一个或多个。17.—种管理写出固定功能级的方法，包括：由图形流水线的写出固定功能级接收一个或多个对象的几何数据；由所述写出固定功能级基于所述几何数据生成一个或多个包围盒作为到所述图形流水线的一个或多个级的输入;以及由所述写出固定功能级根据所述包围盒将经处理的顶点数据从所述图形流水线的一个或多个级写出到所述一个或多个写出缓冲器。18.如权利要求17所述的方法，其特征在于，还包括生成所述一个或多个包围盒而无需主机处理器同步。19.如权利要求18所述的方法，其特征在于，所述一个或多个包围盒包括三维3D对象的包围盒。20.如权利要求19所述的方法，其特征在于，还包括将经变换的3D顶点的一部分写到存储器的所述一个或多个写出缓冲器中。21.如权利要求20所述的方法，其特征在于，所述写出固定功能级包括包围盒四维4D状态，所述方法还包括，当所述4D状态被启用且所述一个或多个写出缓冲器中的一个或多个由应用定界时，响应于绘制调用，计算4D顶点的4D位置的最小或最大4D包围盒中的一个或多个。22.如权利要求20所述的方法，其特征在于，还包括：当所述4D状态被禁用或所述一个或多个写出缓冲器被解除定界时，触发所述写出固定功能级以将所述一个或多个包围盒写进所述一个或多个写出缓冲器中。23.如权利要求18-22中的任一项所述的方法，其特征在于，所述写出固定功能级包括包围盒3D状态，所述方法还包括：执行四维4D顶点位置的透视划分；当所述包围盒3D状态被启用时，累加3D屏幕空间包围盒；以及计算或输出曲面细分绘制调用的曲面细分绘制的每一个补片的所述一个或多个包围盒，其中所述一个或多个包围盒被连续地写进所述一个或多个写出缓冲器中，其中所述包围盒的每一个由N维包围盒的每一维的最小边界和最大边界限定，以及其中基于所述几何数据的所述包围盒被用作到所述图形流水线的一个或多个级的输入以执行排序对象、相交检测或其他图形处理中的一个或多个。24.—种性能增强的计算系统，包括用于执行如权利要求17-23中的任一项所述的方法的装置，还包括：计算或输出曲面细分绘制调用的曲面细分绘制的每一个补片的所述一个或多个包围盒，其中所述一个或多个包围盒要被连续地写进所述一个或多个写出缓冲器中，其中所述包围盒的每一个由N维包围盒的每一维的最小边界和最大边界限定，以及其中基于所述几何数据的所述包围盒被用作到所述图形流水线的一个或多个级的输入以执行排序对象、相交检测或其他图形处理中的一个或多个。

百度查询： 英特尔公司 写出级生成的包围盒