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申请/专利权人：中国科学院微电子研究所

摘要：本发明提供了一种带隙基准电路，包括第一MOS管、第二MOS管、第一三极管、第二三极管、第一开关电容网络、第二开关电容网络和运算放大器，其中：第一MOS管和第二MOS管的源极均与输入电源相连，第一MOS管和第二MOS管的栅极互连，并且都与第一MOS管的漏极连接；第一三极管的发射极和第一MOS管的漏极连接，第二三极管的发射极和第二MOS管的漏极连接；第一三极管的发射极和第二三极管的发射极均与第一开关电容网络和第二开关电容网络相连；第一开关电容网络通过运算放大器与第二开关电容网络相连，第二开关电容网络输出带隙基准电压。本发明提高带隙基准电路的精度，并且改善温度系数。

主权项：1.一种带隙基准电路，其特征在于，包括第一MOS管（M1）、第二MOS管（M2）、第一三极管（Q1）、第二三极管（Q2）、第一开关电容网络（SCN1）、第二开关电容网络（SCN2）和运算放大器（A），其中：所述第一MOS管（M1）和第二MOS管（M2）的源极均与输入电源相连，所述第一MOS管（M1）和第二MOS管（M2）的栅极互连，并且都与第一MOS管（M1）的漏极连接；所述第一三极管（Q1）的发射极和第一MOS管（M1）的漏极连接，第二三极管（Q2）的发射极和第二MOS管（M2）的漏极连接；所述第一三极管（Q1）的发射极和第二三极管（Q2）的发射极均与第一开关电容网络（SCN1）和第二开关电容网络（SCN2）相连；所述第一开关电容网络（SCN1）通过运算放大器（A）与所述第二开关电容网络（SCN2）相连，所述第二开关电容网络（SCN2）输出带隙基准电压；所述第一开关电容网络（SCN1）由第一电容（C1，1）、第二电容（C2，1）、第三电容（C3，1）、第四电容（C4，1）、第一开关（S1）、第二开关（S2）、第三开关（S3）、第四开关（S4）、第五开关（S5）和第六开关（S6）组成，所述第一开关电容网络（SCN1）中，由所述第一开关（S1）、第二开关（S2）和第三开关（S3）组成同时通断的第一相时钟信号，由所述第四开关（S4）、第五开关（S5）和第六开关（S6）组成同时通断的第二相时钟信号，所述第一相时钟信号和第二相时钟信号构成两相不交叠时钟，其中：所述第一开关电容网络（SCN1）的输入端由第一输入接点（VBE1）、第二输入接点（VBE2）和第三输入接点（GND）构成，输出端为第一输出接点（Vref，1），所述第一输入接点（VBE1）具有两个；所述第一输入接点（VBE1）的其中一个通过第二开关（S2）连接至所述第一电容（C1，1）的第一端，所述第二输入接点（VBE2）通过第一开关（S1）连接至所述第二电容（C2，1）的第一端，所述第二电容（C2，1）的第二端连接所述第一电容（C1，1）的第一端，所述第二输入接点（VBE2）还通过第三开关（S3）连接至所述第一电容（C1，1）的第二端；所述第二电容（C2，1）的第一端还通过第四开关（S4）连接所述第三输入接点（GND），所述第三电容（C3，1）的第一端接入所述第三输入接点（GND），所述第二电容（C2，1）的第二端还通过第五开关（S5）连接所述第三电容（C3，1）的第二端，所述第三电容（C3，1）的第二端连接所述第四电容（C4，1）的第一端，所述第一电容（C1，1）的第二端通过第六开关（S6）连接所述第四电容（C4，1）的第二端；所述第一输入接点（VBE1）均接入所述第一三极管（Q1）的发射极，所述第二输入接点（VBE2）接入所述第二三极管（Q2）的发射极，所述第三输入接点（GND）接地，所述第一输出接点（Vref，1）连接所述第三电容（C3，1）的第二端，所述第一输入接点（VBE1）的其中另一个连接所述第四电容（C4，1）的第二端；所述第二开关电容网络（SCN2）包含6个开关和4个电容，该6个开关和4个电容的电路结构均与第一开关电容网络（SCN1）相同，所述第二开关电容网络（SCN2）的输入端由第四输入接点（VBE1）、第五输入接点（VBE2）和第六输入接点（VTEMP_COMP）构成，输出端为第二输出接点（Vref），所述第四输入接点（VBE1）具有两个，其中：所述第四输入接点（VBE1）均接入所述第一三极管（Q1）的发射极，所述第五输入接点（VBE2）接入所述第二三极管（Q2）的发射极，所述第六输入接点（VTEMP_COMP）接入所述运算放大器（A）的输出端，所述第二输出接点（Vref）用于输出带隙基准电压。

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