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申请/专利权人：浙江大学

摘要：本发明属于存储领域，公开了一种基于FeFET结构的高能效模拟存内计算架构及其工作方法，涉及分别适用于电流域和电压域的一种全新的模拟存内计算设计。本发明充分利用了FeFET的非易失性和模拟存储特性，在阵列中实现了每列的部分乘累加MAC操作的同时固有集成了4‑bit权重的移位加操作，消除了权重处理过程中额外的移位加电路；本发明支持补码模式2CM和非补码模式N2CM下的部分MAC操作，灵活适用于补码表示的4‑8‑bit权重数据；本发明实现了相比传统基于CMOS的模拟存内计算架构更高的能效，并且实现了非易失性。

主权项：1.一种基于FeFET结构的高能效模拟存内计算架构，其特征在于，该高能效模拟存内计算架构为高能效电流域存内计算架构，包括一个核心128*128的电流域存内计算阵列、一个字线输入驱动器、一个位线BL源线SL开关矩阵、一个参考区、16个补码模式模数转换器2CMADC、16个非补码模式模数转换器N2CMADC、16个累积模块；其中，字线输入驱动器通过各根字线WL和WLB与电流域存内计算阵列相连，位线BL源线SL开关矩阵通过各根位线BL和源线SL与电流域存内计算阵列相连；电流域存内计算阵列分为16个区，每个区包含4个高4-bit块H4B和4个低4-bit块L4B、16个传输门TG和2个跨阻放大器TIA；每个高4-bit块H4B和低4-bit块L4B都包含32行*4列的存内计算单元，分别存储32个有符号和无符号的4-bit权重数据；对于高4-bit块H4B的32行*4列的存内计算单元，位于同一列的存内计算单元共享位线BL和源线SL，在一行存内计算单元中，高4-bit块H4B符号位对应的存内计算单元共享字线WLS，其余存内计算单元共享另一根字线WL；对于低4-bit块L4B的32行*4列的存内计算单元，位于同一列的存内计算单元共享位线BL和源线SL，位于同一行的存内计算单元共享另一根字线WL；电流域存内计算阵列中各区中的2个跨阻放大器TIA输出分别与1个补码模式模数转换器2CMADC和1个非补码模式模数转换器N2CMADC相连；参考区的结构与电流域存内计算阵列中的区相同，其中的2个跨阻放大器TIA输出分别与16个补码模式模数转换器2CMADC和16个非补码模式模数转换器N2CMADC相连；每个补码模式模数转换器2CMADC和非补码模式模数转换器N2CMADC的输出与一个累计模块相连。

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