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申请/专利权人：北京中科通量科技有限公司

摘要：本发明提供一种多加速卡算力测试通信管理方法，包括以下步骤：搭建多加速卡算力测试系统架构；CPU创建并存储第一DMA传输标志位数组；PCI‑E控制器创建并存储第二DMA传输标志位数组；CPU和PCI‑E控制器对PCI‑E总线中的空闲状态的上游PCI‑E链路采用抢占机制进行通信。针对多加速卡同时运行引起的通信效率问题，本发明提出一种多加速卡算力测试通信管理方法，有效提高CPU和PCI‑E加速卡设备之间的DMA通信效率，从而提高算力测试效率，进而保证算力测试准确性。

主权项：1.一种多加速卡算力测试通信管理方法，其特征在于，包括以下步骤：步骤S1，搭建多加速卡算力测试系统架构；所述多加速卡算力测试系统架构包括CPU、上游PCI-E链路、PCI-E控制器、下游PCI-E链路和PCI-E加速卡设备；其中，所述上游PCI-E链路的数量为N个，所述下游PCI-E链路的数量为M个，N个所述上游PCI-E链路形成PCI-E总线；所述CPU通过所述PCI-E总线与所述PCI-E控制器的上游侧连接；所述PCI-E控制器的下游侧连接M个所述下游PCI-E链路，M个所述下游PCI-E链路分成多组，每组共同接入一个所述PCI-E加速卡设备，因此，一共具有Q个PCI-E加速卡设备；每个PCI-E加速卡设备的核数为R个；其中，MN；步骤S2，初始化Q个PCI-E加速卡设备，CPU加载加速卡算子库；所述加速卡算子库获取到PCI-E加速卡设备的数量以及每个PCI-E加速卡设备的设备ID，并发送给CPU；步骤S3，CPU创建并存储第一DMA传输标志位数组，用于存储每个PCI-E加速卡设备的传输标志位，每个PCI-E加速卡设备的传输标志位具有0和1两种状态，0代表空闲状态，1代表占用状态；PCI-E控制器创建并存储第二DMA传输标志位数组，用于存储每个PCI-E加速卡设备的传输标志位，每个PCI-E加速卡设备的传输标志位具有0和1两种状态，0代表空闲状态，1代表占用状态；第一DMA传输标志位数组和第二DMA传输标志位数组采用互斥锁同步机制；步骤S4，CPU根据上游PCI-E链路的数量N和下游PCI-E链路的数量M，计算出PCI-E总线满带宽可允许的PCI-E加速卡设备的最大数量card_num；步骤S5，CPU通过对第一DMA传输标志位数组进行分析，判断PCI-E总线中是否存在空闲状态的上游PCI-E链路，如果存在，则调用守护进程，获得空闲状态的上游PCI-E链路的标识；如果不存在，则继续对第一DMA传输标志位数组进行监测和分析；PCI-E控制器通过对第二DMA传输标志位数组进行分析，判断PCI-E总线中是否存在空闲状态的上游PCI-E链路，如果存在，则调用守护进程，获得空闲状态的上游PCI-E链路的标识；如果不存在，则继续对第二DMA传输标志位数组进行监测和分析；；CPU和PCI-E控制器对PCI-E总线中的空闲状态的上游PCI-E链路采用抢占机制，当空闲状态的上游PCI-E链路被CPU抢占时，执行步骤S5.1；当空闲状态的上游PCI-E链路被PCI-E控制器抢占时，执行步骤S5.2；步骤S5.1，当空闲状态的上游PCI-E链路被CPU抢占时，CPU更新第一DMA传输标志位数组，将本次需测试的PCI-E加速卡设备的传输标志位置为1，并将更新后的第一DMA传输标志位数组同步到第二DMA传输标志位数组；然后，CPU读取测试集中的测试数据，并通过抢占到的上游PCI-E链路，通过本次需测试的PCI-E加速卡设备所绑定的进程，通过该进程下的多个线程，将测试数据发送给PCI-E控制器；当PCI-E控制器接收到来自某个进程和上游PCI-E链路的测试数据时，一方面，PCI-E控制器更新第二DMA传输标志位数组，将本次接收到的进程绑定的PCI-E加速卡设备的传输标志位置为0，并将更新后的第二DMA传输标志位数组同步到第一DMA传输标志位数组；另一方面，PCI-E控制器将接收到的测试数据发送给对应的PCI-E加速卡设备，使PCI-E加速卡设备对测试数据进行算力运算，得到算力结果数据，然后，PCI-E加速卡设备通过对应的下游PCI-E链路，立即将算力结果数据发送给PCI-E控制器；步骤S5.2，当空闲状态的上游PCI-E链路被PCI-E控制器抢占时，PCI-E控制器更新第二DMA传输标志位数组，将本次需传输的算力结果数据对应的PCI-E加速卡设备的传输标志位置为1，并将更新后的第二DMA传输标志位数组同步到第一DMA传输标志位数组；然后，PCI-E控制器通过抢占到的上游PCI-E链路以及PCI-E加速卡设备绑定的进程，将算力结果数据发送给CPU；当CPU接收到来自某个PCI-E加速卡设备的算力结果数据时，一方面，CPU新第一DMA传输标志位数组，将本次接收到的进程绑定的PCI-E加速卡设备的传输标志位置为0，并将更新后的第一DMA传输标志位数组同步到第二DMA传输标志位数组；另一方面，CPU记录接收到算力结果数据的时间；步骤S6，当测试结束时，CPU统计得到每个PCI-E加速卡设备的算力以及所有PCI-E加速卡设备的综合算力。

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