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申请/专利权人：中电科申泰信息科技有限公司

摘要：本发明属于芯片验证技术领域，特别涉及一种基于FPGA的异步PCIE接口验证模组及方法。包括：发送通路，在所述发送通路中，异步FIFO控制模块将PCIE接口控制模块发送过来的异步数据写到异步FIFO模块中，异步FIFO模块将异步数据同步到PCIE_PHY模块时钟域后，发送到位宽转换模块，位宽转换模块将转换后的数据发送到PCIE_PHY模块进行串行化，最后将串行化的数据传输到PCIE_PHY模块的Serdes发送TX差分通路上。本发明为了满足跨FPGA之间的时序要求，接口均采用异步设计，同时增加位宽转换逻辑以解决PCIE接口控制模块的数据有效位和FPGA平台物理媒体层之间的数据有效位不匹配的问题，提高了IP验证的复用率。

主权项：1.一种基于FPGA的异步PCIE接口验证模组，其特征在于，包括：发送通路，在所述发送通路中，异步FIFO控制模块将PCIE接口控制模块发送过来的异步数据写到异步FIFO模块中，异步FIFO模块将异步数据同步到PCIE_PHY模块时钟域后，发送到位宽转换模块，位宽转换模块将转换后的数据发送到PCIE_PHY模块进行串行化，最后将串行化的数据传输到PCIE_PHY模块的Serdes发送TX差分通路上；接收通路，在所述接收通路中，时钟转换模块驱动PCIE_PHY模块初始化后，PCIE_PHY模块将Serdes接收RX差分通路上的串行数据解串后，发送给位宽转换模块，位宽转换模块将转换后的数据在异步FIFO控制模块的控制下写入异步FIFO模块中，异步FIFO模块将异步数据同步到PCIE接口控制模块时钟域后，发送到PCIE接口控制模块；其中，所述异步FIFO控制模块，用于控制异步FIFO模块的读写时序；当异步FIFO模块的FIFO_Full信号为低电平时，异步FIFO控制模块拉高FIFO_Write信号，反之拉低；当异步FIFO模块的FIFO_Empty信号为低电平时，异步FIFO控制模块拉高FIFO_Read信号，反之拉低；所述位宽转换模块，用于将PCIE接口控制模块的62.5Mhz、32bits有效位的数据和PCIE_PHY模块的125Mhz、16bits有效位的数据进行相互转换。

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