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申请/专利权人：英特尔公司

摘要：本发明的实施例包括非平面InGaZnO（IGZO）晶体管和形成此类器件的方法。在实施例中，IGZO晶体管可以包括衬底以及形成在衬底之上的源极和漏极区。根据实施例，IGZO层可以形成在衬底以上并且可以电耦合到源极区和漏极区。另外的实施例包括通过栅极电介质而与IGZO层分离的栅极电极。在实施例中，栅极电介质接触IGZO层的多于一个表面。在一个实施例中，IGZO晶体管是finfet晶体管。在另一个实施例中，IGZO晶体管是纳米线或纳米带晶体管。本发明的实施例也可以包括在集成电路芯片的后道工艺堆叠（BEOL）中形成的非平面IGZO晶体管。

主权项：1.一种半导体器件，包括：衬底；形成在所述衬底以上的源极区，所述源极区具有在所述衬底上的第一表面和与所述第一表面相对的第二表面；形成在所述衬底以上的漏极区，所述漏极区具有在所述衬底上的第三表面和与所述第三表面相对的第四表面；形成在所述衬底以上并且电耦合到所述源极区和所述漏极区的InGaZnO层，其中所述InGaZnO层具有U形横截面，其中所述InGaZnO层直接接触所述衬底，并且其中所述InGaZnO层具有接触所述源极区和所述漏极区的侧壁并基本上垂直于所述衬底的侧壁表面以及基本上平行于所述衬底的平面表面；以及通过栅极电介质与InGaZnO层分离的栅极电极，其中所述栅极电介质接触InGaZnO层的多于一个表面，并且其中所述栅极电极包括在所述栅极电介质上并且平行于所述衬底的第五表面和与所述第五表面相对的第六表面，其中所述源极区的第二表面、所述漏极区的第四表面和所述栅极电极的第六表面基本上彼此共面，其中所述栅极电极是在半导体器件的沟道以上的自对准栅极电极。

全文数据：用于改进的静电学的非平面IGZO器件的制造技术领域[0001]本发明的实施例处于半导体器件和处理的领域，并且特别是处于包括非平面铟镓锌氧化物IGZ0晶体管的半导体器件以及形成此类器件的方法的领域。背景技术[0002]近来，增加了非晶InGaZnOa-IGZO半导体到晶体管应用的使用。此类器件的若干合意的电气和制造性质驱动了使用中的增加。例如，a-IGZO晶体管通常具有高带隙、高于非晶硅的迀移率、低温工艺兼容性和低制造成本的特征。目前，包括a-IGZO半导体的晶体管的主要用途在发光二极管LED和有机LED0LED应用中。a-IGZ0晶体管通常用在有源矩阵显示器中以便控制显示器的像素。为了满足有源矩阵显示器中所需要的电气性能规格，a-IGZ0晶体管被制造为具有大栅极长度的大平面晶体管。附图说明[0003]图1A是根据本发明的实施例的衬底的横截面图示。[0004]图1B是根据本发明的实施例的图1A中的衬底在衬底之上形成的电介质被图案化以形成源极和漏极开口之后的横截面图示。[0005]图1C是根据本发明的实施例的图1B中的衬底在金属层被沉积到开口中和介电层之上之后的横截面图示。[0006]图1D是根据本发明的实施例的图1C中的衬底在金属层被往回抛光以定义源极和漏极区之后的横截面图示。[0007]图1E是根据本发明的实施例的图1D中的衬底在硬掩模被沉积并图案化以形成硬掩模开口之后的横截面图示。[0008]图1F是根据本发明的实施例的图1E中的衬底在硬掩模开口被转移到介电层中以形成沟道开口之后的横截面图示。[0009]图1G是根据本发明的实施例的图1F中的衬底在a-IGZ0层被形成在暴露表面之上之后的横截面图示。[0010]图1H是根据本发明的实施例的图1G中的衬底在栅极介电层被形成在a-IGZO层之上之后的横截面图示。[0011]图11是根据本发明的实施例的图1H中的衬底在栅极电极金属被沉积在栅极介电层之上之后的横截面图示。[0012]图1J是根据本发明的实施例的图11中的衬底在栅极电极金属被往回抛光以定义栅极电极和沟道之后的横截面图示。[0013]图1K是根据本发明的实施例的图1J中的衬底在第二介电层被沉积在第一介电层之上之后的横截面图示。[0014]图1L是根据本发明的实施例的图1K中的衬底在源极、漏极和栅极接触被穿过第二介电层形成之后的横截面图示。[0015]图2A是根据本发明的实施例的具有在衬底之上形成的a-IGZ0层的衬底的横截面图示。[0016]图2B是根据本发明的实施例的图2A中的衬底在掩模层被沉积在a-IGZ0层之上并且被图案化之后的横截面图示。[0017]图2C是根据本发明的实施例的图2B中的衬底在掩模层被用来蚀刻a-IGZO鳍并且氧化物被形成在相邻鳍之间之后的横截面图示。[0018]图2D是根据本发明的实施例的在鳍之上形成了虚设栅极之后的图2C中图示的a-IGZ0鳍之一沿着鳍的长度和宽度的一对横截面图示。[0019]图2E是根据本发明的实施例的在鳍之上形成了源极和漏极区之后的图2D中图示的a-IGZO鳍沿着鳍的长度和宽度的一对横截面图示。[0020]图2F是根据本发明的实施例的在去除虚设栅极之后的图2E中图示的a-IGZO鳍沿着鳍的长度和宽度的一对横截面图示。[0021]图2G是根据本发明的实施例的在鳍之上形成栅极电介质、栅极功函数金属和栅极电极之后的图2F中图示的a-IGZ0鳍沿着鳍的长度和宽度的一对横截面图示。[0022]图2H是根据本发明的实施例的在使栅极电极凹进之后的图2G中图示的a-IGZO鳍沿着鳍的长度和宽度的一对横截面图示。[0023]图3A是根据本发明的实施例的具有在衬底之上形成的多个交替的a-IGZ0层和牺牲层的衬底的横截面图示。[0024]图3B是根据本发明的实施例的图3A中的衬底在掩模层被沉积在交替的a-IGZ0层和牺牲层之上并且被图案化之后的横截面图示。[0025]图3C是根据本发明的实施例的图3B中的衬底在掩模层被用来蚀刻鳍其包括交替的a-IGZO层和牺牲层并且氧化物被形成在相邻鳍之间之后的横截面图示。[0026]图3D是根据本发明的实施例的在鳍之上形成了虚设栅极之后的图3C中图示的鳍之一沿着鳍的长度和宽度的一对横截面图示。[0027]图3E是根据本发明的实施例的在沿着虚设栅极的侧壁形成间隔件之后的图3D中图示的鳍沿着鳍的长度和宽度的一对横截面图示。[0028]图3F是根据本发明的实施例的在鳍之上形成了源极和漏极区之后的图3E中图示的鑛沿着鐘的长度和宽度的一对横截面图不。[0029]图3G是根据本发明的实施例的在去除虚设栅极之后的图3F中图示的鳍沿着鳍的长度和宽度的一对横截面图示。[0030]图3H是根据本发明的实施例的在去除在间隔件之间的牺牲层的部分之后的图3G中图示的鳍沿着鳍的长度和宽度的一对横截面图示。[0031]图31是根据本发明的实施例的在a-IGZ0纳米线之上形成栅极电介质和栅极功函数金属之后的图3H中图示的鳍沿着鳍的长度和宽度的一对横截面图示。[0032]图3J是根据本发明的实施例的在沉积栅极电极并且使栅极电极凹进之后的图31中图示的鳍沿着鳍的长度和宽度的一对横截面图示。[0033]图4A是根据本发明的实施例的在鳍之上形成了源极和漏极区之后的图3D中图示的鳍沿着鳍的长度和宽度的一对横截面图示。[0034]图4B是根据本发明的实施例的在去除虚设栅极之后的图4A中图示的鳍沿着鳍的长度和宽度的一对横截面图示。[0035]图4C是根据本发明的实施例的在去除牺牲层的在源极和漏极区之间的部分之后的图4B中图示的鳍沿着鳍的长度和宽度的一对横截面图示。[0036]图4D是根据本发明的实施例的在鳍之上形成栅极电介质和栅极功函数金属之后的图4C中图示的鳍沿着鳍的长度和宽度的一对横截面图示。[0037]图4E是根据本发明的实施例的在沉积填充金属并且使填充金属凹进之后的图4D中图示的鳍沿着鳍的长度和宽度的一对横截面图示。[0038]图5是实施本发明的一个或多个实施例的插入器的横截面图示。[0039]图6是包括根据本发明的实施例构建的一个或多个晶体管的计算设备的示意图。具体实施方式[0040]在本文中描述的是包括包含非平面IGZ0晶体管的半导体器件的系统和用于形成所述半导体器件的方法。在下面的描述中，将使用本领域技术人员通常采用的术语来描述说明性实施方式的各种方面以向本领域其他技术人员传达他们的工作的实质。然而，对于本领域的技术人员将显然的是，本发明可以仅利用所描述的方面中的一些来实践。为了解释的目的，阐述具体数目、材料和配置以便提供对说明性实施方式的透彻理解。然而，对于本领域的技术人员将显然的是，本发明可以在没有具体细节的情况下实践。在其他情况下，省略或简化熟知的特征以便不使说明性实施方式模糊。[0041]将作为多个分立的操作，进而以对理解本发明最有帮助的方式来描述各种操作，然而，描述的次序不应该被解释为暗示这些操作必然是次序相关的。特别地，不需要按呈现的次序来执行这些操作。[0042]a-IGZO在显示器技术中的使用是特别有益的，因为（与用在集成电路（1C芯片等等中的晶体管相比）晶体管的相对大小当前不是一个关键的问题。照此，大的平面晶体管当用在有源矩阵显示器中时通常不引起问题。然而，随着像素大小持续降低，可能需要按比例缩小a-IGZO晶体管的大小。另外，大的a-IGZ0晶体管的大小限制此类器件用于其中大小不是问题的应用。例如，当前可得到的大的a-IGZO晶体管将占据1C上的太多基板面。[0043]降低a-IGZO晶体管的大小也使电气性质降级。例如，随着大小降低，平面a-IGZ0晶体管越来越多地遭受不期望的短沟道效应，诸如高泄漏电流。另外，按比例缩小平面a-IGZ0晶体管减小驱动电流。因此，按比例缩小的平面a-IGZ0晶体管遭受高功率消耗和总体下降的器件性能。[0044]因此，本发明的实施例包括各种非平面晶体配置，其可以用于使基于a-IGZ0的晶体管的大小按比例缩小而不显著牺牲电气性质或者减小器件的可制造性。在非平面器件中，沟道被多个表面上的栅极电极环绕。栅控gated表面的增加的数目提供对沟道的更好的电气控制。因此，可以避免以上描述的缩放问题，诸如增加的泄漏电流，同时维持可接受的驱动电流。[0045]此外，由于能够在任何期望的表面之上形成a-IGZ0晶体管（即，不需要结晶衬底来沉积a-IGZ0，所以可以将非平面a-IGZ0晶体管集成到芯片中的任何位置。另外，由于使用低温处理例如，在近似400°C以下来沉积a-IGZ0,所以本发明的实施例能够包括在具有低热预算的层中形成晶体管。除了利用低温工艺形成之外在任何衬底上形成的组合允许a-IGZO晶体管被集成到后道工艺BEOL堆叠中。因此，可以将3—IGZ0材料用于形成针对高压、低泄漏后端晶体管的逻辑应用。这是特别有益的，因为BE0L堆叠中的基板面不如芯片的半导体层上的基板面那样成本高。[0046]本发明的实施例包括可以用于形成各种非平面a-IGZ0晶体管的工艺流程。下面关于图1A-1L来图示和描述第一个此类工艺流程。[0047]现在参考图1A，示出根据本发明的实施例的具有在表面之上形成的介电层1〇6的衬底105的横截面图示。本发明的实施方式可以形成或者实施在衬底上，诸如半导体衬底。由于下面更详细描述的低温处理操作，本发明的实施例包括使用任何衬底材料。在一个实施例中，衬底1〇5可以是BE0L堆叠中的层间电介质（ILD。例如，可以使用由于其在集成电路结构中的适用性而被知晓的介电材料诸如，低k介电材料来形成ILD衬底。可以用于衬底105的介电材料的示例包括但不限于二氧化硅Si〇2、碳掺杂氧化物CD0、氮化硅、诸如八氟环丁烷或聚四氟乙烯的有机聚合物、氟硅酸盐玻璃FSG、和诸如倍半硅氧烷、硅氧烧或有机娃酸盐玻璃的有机娃酸盐。ILD层可以包括小孔或气隙以进一步减小其介电常数。附加的实施例可以包括衬底105,其是玻璃衬底或通常用在显示器技术中的任何其他坚硬衬底。本发明的实施例还包括聚合物衬底105。聚合物衬底105可以是坚硬的或者柔性的材料。在柔性衬底105上形成a-IGZO晶体管提供在设计方面甚至更大的自由度，并且可以允许在可穿戴设备上包括a-IGZO晶体管，所述可穿戴设备适合于用户（例如，手表、生物医学传感器等等）。在一个实施方式中，衬底105可以是使用体硅或绝缘体上硅下部结构形成的结晶衬底。在其他实施方式中，可以使用替换的材料来形成半导体衬底，所述替换的材料可以或者可以不与硅组合，其包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、铟镓砷化物、锑化镓、或m-V族或IV族材料的其他组合。尽管此处描述了衬底105可以由其形成的材料的一些示例，但是可以用作基于其可以构建半导体器件的基础的任何材料都落入本发明的精神和范围之内。[0048]根据本发明的实施例，介电层106可以是与衬底105相同的材料。附加的实施例可以包括使用作为与衬底105不同的材料的介电层。在本发明的一些实施例中，可以在衬底105与介电层106之间形成蚀刻停止层未示出）。在衬底105与介电层106之间包括蚀刻停止层可以提供对用在后续处理操作中的蚀刻工艺的改进的控制。[0049]现在参考图1B，示出根据本发明的实施例的在图案化了源极和漏极开口115之后的介电层106的横截面图示。例如，可以利用本领域已知的光刻工艺来对介电层106图案化。[0050]现在参考图1C，示出根据本发明的实施例的在表面之上沉积导电材料121之后的介电层106的横截面图示。如图示的，沉积的金属121可以填充源极和漏极开口115以形成源极区124和漏极区126。另外，金属沉积工艺可以在介电层106的顶表面之上沉积导电材料121。根据本发明的实施例，可以利用任何适当的工艺，诸如无电镀等等来沉积导电材料121。根据实施例，导电材料可以是任何导电材料，诸如金属材料。在其中衬底105是在BE0L堆叠中的层的实施例中，导电材料121可以是用来形成BE0L堆叠中的互连线和通路（未示出）的相同导电材料。作为示例，导电材料可以是铜。[0051]现在参考图1D，示出根据本发明的实施例的在去除了过量导电材料121之后的介电层106及源极和漏极区124126的横截面图示。从介电层106的表面之上去除过量的导电材料121使源极区124与漏极区126电隔离。根据实施例，可以利用任何适当的凹进工艺来去除过量的导电材料121。例如，可以利用蚀刻工艺或化学机械抛光CMP工艺来去除过量的导电材料121。[0052]现在参考图1E，示出根据本发明的实施例的在形成硬掩模层107并且对其进行图案化以形成开口116之后的器件的横截面图示。如所图示的，硬掩模107中的开口116基本上定心在介电层106的形成在源极区124和漏极区126之间的部分之上。开口116可以具有大于源极区124和漏极区126之间的间隔的宽度的宽度W。具有带有大于源极区124和漏极区126之间的间隔的宽度W的开口允许某一程度的未对准。然而，要指出的是，开口的宽度W应该不大于源极区124和漏极区126的外边缘之间的距离，否则可能暴露介电层106的不希望的部分。[0053]现在参考图1F，示出根据本发明的实施例的在将硬掩模层107中的开口116转移到介电层106中以形成沟道开口117之后的介电层106的横截面图示。在实施例中，可以利用蚀刻工艺来去除介电材料。在一个工艺中，蚀刻工艺可以是定时蚀刻。替换的实施例可以利用在介电层106与衬底105之间的蚀刻停止层来提供对蚀刻工艺的更好控制。在这样的实施例中，第一蚀刻工艺可以去除介电材料106,并且第二蚀刻工艺可以去除蚀刻停止层。在实施例中，也可以留下蚀刻停止层，并且形成在沟道开口II7中的后续结构可以被形成在蚀刻停止层之上。[0054]现在参考图1G，示出根据本发明的实施例的在暴露的表面之上形成a-IGZO层140之后的器件的横截面图示。在实施例中，a-IGZO层140是共形层，其除了被沿着沟道开口的底表面以及在介电层106、源极区124和漏极区126的顶表面之上形成之外，还沿着源极区124和漏极区126的侧壁沉积。因此，在沟道开口117之内，a-IGZ0层140可以包括与源极区124和漏极区126的侧壁接触形成的侧壁部分和基本上平行于衬底105的表面的平面部分。在实施例中，可以利用低温工艺来沉积a-IGZ0层140。例如，可以利用不超过近似40TC的工艺来沉积a-IGZO层140。在实施例中，可以利用物理气相PVD沉积工艺例如，派射）、化学气相沉积CVD工艺或原子层沉积ALD来沉积a-IGZO层140。[0055]现在参考图1H，示出根据本发明的实施例的在a-IGZO层140之上沉积栅极介电层142之后的器件的横截面图示。在实施例中，栅极介电层142可以接触a-IGZ0层140的多于一个表面。例如，栅极电介质140可以接触沿着源极和漏极区形成的IGZ0层140的侧壁表面和在衬底105之上形成的a-IGZ0140的平面表面。栅极介电层142可以包括一个层或层的堆叠。一个或多个层可以包括氧化硅、Si〇2和或高k介电材料。可以用于栅极介电层中的高k材料的示例包括但不限于:氧化铪、硅酸铪氧化物、氧化镧、氧化铝镧、氧化锆、硅酸锆氧化物、氧化钽、氧化钛、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钪钽氧化物和铌锌酸铅。在一些实施例中，当使用高k材料时，可以对栅极介电层执行退火工艺以改善其质量。[0056]现在参考图II，示出根据本发明的实施例的在栅极介电层142之上沉积第二导电材料122之后的器件的横截面图示。如图示的，第二导电材料122可以填充在栅极介电层142以上的沟槽并且在器件的顶表面之上延伸。导电材料122的形成在沟道开口中的部分是栅极电极128。取决于晶体管将是PM0S还是NM0S晶体管，用来形成栅极电极127的导电材料122可以由P型功函数金属或N型功函数金属中的至少一种构成。在一些实施例中，栅极电极128可以由两个或更多金属层的堆叠构成，在这里一个或多个金属层是功函数金属层并且至少一个金属层是填充金属层。本发明的实施例包括低温沉积工艺。例如，可以利用PVD工艺诸如溅射来沉积导电材料122。_7]对于PMOS晶体管，可以用于栅极电极128的金属包括但不限于钌、钯、拍、钻、镇和导电金属氧化物，如氧化钌。P型金属层将使得能够形成具有在大约4_9eV与大约^.2'eV2间的功函数的PMOS栅极电极。对于NMOS晶体管，可以用于栅极电极]_28的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金，以及这些金属的碳化物，诸如碳化铪、碳化锆、碳化钛、碳化组和碳化错。N型金属层将使得能够形成具有在大约3.9eV与大约4.2eV之间的功函数的NM0S栅极电极。一_[0058]^在参考图1J，示出根据本发明的实施例的在去除过量的金属122之后的器件的横截面图不。从介电层106的表面之上去除过量的导电材料122使栅极电极128电隔离。此外，要领会到的是，所使用的处理操作允许形成自对准的栅极电极i28。因此，不需要图案化工艺来形成在沟道以上对准的栅极电极。另外，可以去除形成在介电层1〇6、源极区124和漏极区126的顶表面之上的栅极电介质142和a-IGZO层140的部分。根据实施例，可以利用任何适当的凹进工艺来去除过量的导电材料U2、过量的栅极电介质142和过量的a-IGZ0140。例如，凹进工艺可以包括一个或多个蚀刻工艺和或化学机械抛光CMP工艺。[0059]现在参考图1K，示出根据本发明的实施例的在器件之上形成第二介电层1〇8之后的器件的横截面图;^。在实施例中，第二介电层108可以是与第一介电层1〇6相同的材料。在其中在BE0L堆叠中形成晶体管器件的实施例中，第二介电层1〇8可以是堆叠中的下一层。附加的实施例包括形成第二介电层108,其是与第一介电层106不同的材料。[0060]现在参考图1L，示出根据本发明的实施例的在向源极、漏极和栅极形成接触之后的器件的横截面图示。如图示的，栅极接触129接触栅极电极128,源极接触125接触源极区124,并且漏极接触127接触漏极区126。根据实施例，可以利用图案化和金属沉积工艺来形成接触，如本领域中已知的。在实施例中，可以在BE0L堆叠中形成互连或通路未示出）的同时形成接触125、127、129。[0061]图1L中图示的晶体管可以被认为是非平面晶体管，因为a-IGZ0沟道140在横向和垂直方向两者上延伸。a-IGZO沟道140在横向方向上沿着衬底105的表面延伸，并且在垂直方向上沿着源极区124和漏极区126的侧壁延伸。因此，本发明的实施例包括控制沿着多于一个表面的沟道的栅极电极。[0062]根据本发明的附加实施例，可以形成其他非平面a-IGZO晶体管。例如，本发明的实施例可以包括finfeta-IGZ0晶体管。关于图2A-2H图不和描述用于形成finfeta-IGZ0晶体管的工艺。[0063]现在参考图2A，示出根据本发明的实施例的包括衬底205和在衬底205之上形成的a-IGZO层241的器件的横截面图示。根据一个实施例中，衬底205可以是BE0L堆叠中的ILD。另外，衬底205可以与以上描述的衬底105基本上类似，并且因此在此处将不详细描述。a-IGZ0层241可以是任何期望的厚度。例如，选择用于a-IGZO层241的厚度可以依赖于后续形成的鳍需要多高以便提供期望的电气性质。与以上描述的a-IGZO层140类似，可以利用不超过近似400°C的最大处理温度的低温处理操作，诸如CVD或PVD来形成a-IGZ0层241。[0064]现在参考图2B，示出根据本发明的实施例的在a-IGZO层241之上形成图案化的硬掩模层207之后的器件的横截面图示。根据实施例，图案化的硬掩模207可以形成在a-IGZ0层241的其中期望形成鳍的部分之上。[0065]现在参考图2C，示出根据本发明的实施例的在a-IGZO层241被图案化以形成a-IGZ0鳍240之后的器件的横截面图示。在实施例中，在蚀刻工艺期间，硬掩模层207可以掩蔽a-IGZO层241的部分不被蚀刻。例如，可以利用各向异性蚀刻诸如等离子体千法蚀刻工艺）来形成鳍240。根据实施例，可以在鳍240之间沉积介电层281。例如，介电层281可以是浅沟槽隔离STI。[0066]现在参考图2D，示出根据本发明的实施例的在去除硬掩模并且在鳍之上形成虚设栅极电极之后的器件沿着鳍的长度底部图）和鳍的宽度顶部图）的一对横截面图示。根据实施例，可以在使介电层281凹进在鳍240的顶表面以下之后形成虚设栅极电极255。在实施例中，可以利用毯式沉积工艺来形成虚设栅极电极，然后利用蚀刻工艺定义虚设栅极电极，如本领域中已知的。在实施例中，虚设栅极电极255可以是相对于a-IGZ0鳍240具有蚀刻选择性的任何材料。如沿着鳍的宽度的横截面视图中所图示的，虚设栅极电极可以在鳍240的顶表面之上以及沿着鳍240的侧壁延伸。[0067]现在参考图2E，示出根据本发明的实施例的在形成源极区224和漏极区226之后的器件沿着鳍的长度底部图）和鳍的宽度顶部图）的一对横截面图示。根据实施例，源极区224和漏极区226可以是任何导电材料，诸如金属材料。在其中衬底205是BE0L堆叠中的层的实施例中，源极区224和漏极区226可以是用来形成BE0L堆叠中的互连线和通路未示出）的相同导电材料。作为示例，导电材料可以是铜。[0068]要领会到的是，在所图示的实施例中，虚设栅极电极255不包括侧壁间隔件，然而实施例不限于此类配置。例如，可以可选地利用任何适当的材料或工艺来形成侧壁间隔件。下面更详细地描述虚设栅极电极255上的侧壁间隔件的使用。当在后续处理操作中沉积的栅极介电材料能够提供在源极区224和漏极区226的侧壁与栅极电极之间的足够分离时，本发明的实施例可以省略虚设栅极电极上的侧壁间隔件，如以下将更详细地描述的那样。[0069]现在参考图2F，示出根据本发明的实施例的在去除虚设栅极电极之后的器件沿着鳍的长度底部图）和鳍的宽度顶部图）的一对横截面图示。在实施例中，可以利用选择性地去除虚设栅极电极255而基本上不去除源极区224、漏极区226或a-IGZO鳍240的部分的蚀刻工艺来去除虚设栅极电极255。虚设栅极电极255的去除形成在源极区224和漏极区226之间的开口216。该开口暴露鳍240的将起晶体管的沟道区的作用的部分。[0070]现在参考图2G，示出根据本发明的实施例的在形成栅极介电层242、栅极功函数层232和栅极电极228之后的器件沿着鳍的长度底部图）和鳍的宽度顶部图）的一对横截面图示。在实施例中，栅极介电层242可以接触a-IGZO鳍240的多于一个表面。例如，沿着鳍的宽度的横截面视图图示栅极介电层242接触a-IGZO鳍240的侧壁表面和a-IGZO鳍240的顶表面。根据实施例，栅极介电层242可以包括一个层或层的堆叠。一个或多个层可以包括氧化硅、Si02和或任何适当的高k介电材料。栅极介电层242可以与以上描述的栅极介电层142基本上类似，并且因此在此处将不更详细地描述。然而，要指出的是，栅极介电层242的沿着源极区224和漏极区226的侧壁形成的部分的厚度可以起间隔件的作用，该间隔件允许以上描述的虚设栅极电极255上的侧壁间隔件的可选的省略。[0071]在实施例中，栅极功函数层232和栅极电极228可以是任何适当的导电材料，与以上描述的栅极电极I28类似。例如，栅极功函数层232可以是功函数金属。照此，用于栅极功函数层232的材料选择可以依赖于器件将是PM0S还是NM0S晶体管，如以上描述的那样。[0072]现在参考图2H，示出根据本发明的实施例的在使栅极电极228和栅极功函数层232凹进之后的器件沿着鳍的长度底部图）和鳍的宽度顶部图）的一对横截面图示。从源极区224和漏极区226的表面之上去除过量的导电材料228和232使栅极电极228和栅极功函数层232电隔离。此外，要领会到的是，所使用的处理操作允许形成自对准的栅极电极228。因此，不需要图案化工艺来形成在沟道以上对准的栅极电极。另外，可以去除栅极电介质242的形成在源极区224和漏极区226的顶表面之上的部分。根据实施例，可以利用任何适当的凹进工艺来从栅极功函数层232、栅极电极228和栅极介电层242去除过量的材料。例如，凹进工艺可以包括一个或多个蚀刻工艺和或CMP工艺。[0073]如图2H中的沿着鳍240的宽度的横截面视图中示出的，栅极电极228可以由“U”形结构构成，其包括基本上平行于衬底2〇5的表面的底部部分和基本上垂直于衬底205的顶表面的两个侧壁部分。因此，本发明的实施例包括控制沿着多于一个表面的鳍240的沟道的栅极电极228。[0074]根据本发明的附加实施例，可以形成其他非平面a-IGZO晶体管。例如，本发明的实施例可以包括纳米线或纳米带a-IGZ0晶体管。关于图M_3I图示和描述用于形成此类a-IGZ0晶体管的工艺。[0075]现在参考图3A，示出根据本发明的实施例的包括在衬底205之上形成的处于与多个牺牲层309的交替模式的多个a-IGZ0层341的器件的横截面图示。在图示的实施例中，在那里，第一a-IGZ0层341a和第二a-IGZ0层341b与第一牺牲层309a和第二牺牲层309b交替。然而，要领会到的是，根据本发明的实施例，可以使用任何数目的a-IGZO层341。本发明的实施例可以包括用于牺牲层309的材料，其相对于a-IGZO层341具有蚀刻选择性。例如，牺牲层可以是能够在近似400°C或更小处沉积的溅射的非晶Ge层。[0076]根据一个实施例中，衬底3〇5可以是BE0L堆叠中的ILD。另外，衬底305可以与以上描述的衬底105基本上类似，并且因此在此处将不详细描述。a-IGZO层341可以是任何期望的厚度。例如，选择用于a-IGZO层341的厚度可以依赖于为了提供完成的晶体管中的期望电气性质所需要的纳米线或纳米带的期望厚度。与以上描述的a-IGZ0层140类似，可以利用不超过近似400°C的最大温度的低温处理操作，诸如CVD或PVD来形成a-IGZ0层341。[0077]现在参考图3B，示出根据本发明的实施例的在a-IGZ0层341之上形成图案化的硬掩模层3〇7之后的器件的横截面图示。根据实施例，图案化的硬掩模307可以形成在层的其中期望形成鳍的部分之上。[0078]现在参考图3C，示出根据本发明的实施例的在a-IGZ0341和牺牲层309的交替层被图案化以形成鳍340310之后的器件的横截面图示。鳍可以包括包括a-IGZ0340和牺牲层310的交替层。在实施例中，在蚀刻工艺期间，硬掩模层307可以掩蔽a-IGZ0牺牲材料堆叠341309的部分不被蚀刻。例如，可以利用各向异性蚀刻诸如等离子体干法蚀刻工艺来形成鳍310340。在实施例中，可以使用蚀刻牺牲材料309和a-IGZ0材料341两者的单一蚀刻化学物质。附加的实施例包括选择性地蚀刻两个层之一的多个蚀刻化学物质。根据实施例，可以在鳍310340之间沉积介电层381。例如，介电层381可以是STI。[0079]现在参考图3D，示出根据本发明的实施例的在去除硬掩模并且在鳍310340之上形成虚设栅极电极之后的器件沿着鳍的长度底部图）和鳍的宽度顶部图）的一对横截面图示。根据实施例，可以在使介电层381被凹进在鳍310340的顶表面以下之后形成虚设栅极电极3M。在实施例中，可以利用毯式沉积工艺形成虚设栅极电极355,然后利用蚀刻工艺定义虚设栅极电极3阳，如本领域中已知的。在实施例中，虚设栅极电极355可以是相对于a-IGZO鳍层MO具有蚀刻选择性的任何材料。如沿着鳍的宽度的横截面视图中所图示的，虚设栅极电极355可以在a-IGZO鳍层340b的顶表面之上以及沿着鳍的侧壁（g卩，在牺牲鳍层31〇和a-IGZO鳍层340的各部分之上延伸。[0080]现在参考图3E，在沿着虚设栅极电极3阳的侧壁形成侧壁间隔件363之后的器件沿着鳍的长度底部图）和鳍的宽度顶部图）的一对横截面图示。可以由诸如氮化硅、氧化硅、碳化硅、掺杂碳的氮化硅以及氧氮化硅的材料形成侧壁间隔件363。用于形成侧壁间隔件363的工艺是本领域中公知的并且一般包括沉积和蚀刻工艺步骤。在替换的实施方式中，可以使用多个间隔件对，例如两对、三对或四对侧壁间隔件363可以形成在栅极堆叠的相对侧上。[0081]现在参考图斯，示出根据本发明的实施例的在形成源极区324和漏极区326之后的器件沿着鳍的长度底部图）和鳍的宽度顶部图）的一对横截面图示。根据实施例，源极区324和漏极区326可以是任何导电材料，诸如金属材料。在其中衬底3〇5是BE0L堆叠中的层的实施例中，源极区324和漏极区326可以是用来形成BE0L堆叠中的互连线和通路未示出）的相同导电材料。作为示例，导电材料可以是铜。[0082]现在参考图3G，示出根据本发明的实施例的在去除虚设栅极电极之后的器件沿着鳍的长度底部图）和鳍的宽度顶部图）的一对横截面图示。在实施例中，可以利用选择性地去除虚设栅极电极355而基本上不去除源极区324、漏极区幻6或a-IGZ0鳍340的部分的蚀刻工艺来去除虚设栅极电极355。虚设栅极电极3¾的去除形成在源极区324和漏极区326之间的开口3丨6。该开口暴露a-IGZO鳍层340的将形成为晶体管的纳米线或纳米带部分的部分。[0083]现在参考图3H，在选择性地去除牺牲鳍层310在侧壁间隔件363之间的部分之后的器件沿着鰭的长度底部图）和鳍的宽度顶部图）的一对横截面图示。例如，可以使用选择性去除牺牲材料310而使a-IGZ0材料340基本上未改变的湿法蚀刻剂。作为示例，可以使用水中的出〇2混合物来相对于a-IGZ0层M0选择性地蚀刻掉牺牲层310例如，a_Ge。因此，形成纳米线352a352b或者取决于层340的几何形状而形成纳米带）。要领会到的是，虽然在沿着鱼耆的宽度的横截面视图中纳米线352看起来是浮置的，但是它们被附接到鑛的剩余部分，如在第二个横截面视图中图示的。[0084]现在参考图31，示出根据本发明的实施例的在纳米线352周围形成栅极介电层342和栅极功函数层332之后的器件沿着鳍的长度底部图）和鳍的宽度顶部图）的一对横截面图示。在实施例中，栅极介电层342可以接触a-IGZO纳米线352的多于一个表面。例如，沿着膜的宽度的横截面视图图示栅极介电层342完全围绕a-IGZ0纳米线邪2即，介电层342接触a-IGZO纳米线邪2的所有表面）。根据实施例，栅极介电层342可以包括一个层或层的堆叠。一个或多个层可以包括氧化硅、Si〇2和或任何适当的高k介电材料。栅极介电层342可以与以上描述的栅极介电层142基本上类似，并且因此在此处将不更详细地描述。在实施例中，栅极功函数层3：32可以是依据器件将是PM0S还是NM0S晶体管而提供期望的功函数的任何适当的导电材料，如以上所描述的。[0085]现在参考图3J，示出根据本发明的实施例的在沉积栅极电极328并对器件进行平坦化之后的器件沿着鳍的长度底部图）和鳍的宽度顶部图）的一对横截面图示。从源极区324和漏极区326的表面之上去除过量的导电材料328使栅极电极328和栅极功函数层332电隔离。此外，要领会到的是，所使用的处理操作允许形成自对准的栅极电极328。因此，不需要图案化工艺来形成在沟道以上（即，在纳米线352之上对准的栅极电极。另外，也可以利用凹进工艺去除栅极电介质342的可能已经形成在源极区324和漏极区326的顶表面之上的部分。根据实施例，凹进工艺可以包括一个或多个蚀刻工艺和或CMP工艺。[0086]如图3J中的沿着鳍纳米线3M的宽度的横截面视图中示出的，栅极电极328可以由“U”形结构构成，其包括基本上平行于衬底3〇5的表面的底部部分和基本上垂直于衬底305的顶表面的两个侧壁部分。另外，栅极电极328和或栅极功函数层332可以完全在纳米线周围缠绕以形成栅极全包围GAA结构。因此，本发明的实施例包括控制沿着多于一个表面的沟道纳米线352的栅极电极328。[0087]根据本发明的附加实施例，可以形成其他非平面a-IGZO晶体管。例如，本发明的实施例可以包括在没有侧壁间隔件的情况下形成的纳米线或纳米带a-IGZO晶体管。关于图4A-4E图示和描述用于形成此类a-IGZO晶体管的工艺。用于形成没有侧壁间隔件的纳米线或纳米带a-IGZO晶体管的初始处理操作与以上关于图3A-3D描述的那些基本上类似。照此，图4A是在形成图3D中的器件之后的接下来的处理操作的图示。[0088]现在参考图4A，示出根据本发明的实施例的在形成源极区424和漏极区426之后的器件沿着鳍的长度底部图）和鳍的宽度顶部图）的一对横截面图示。根据实施例，源极区424和漏极区426可以是任何导电材料，诸如金属材料。在其中衬底4〇5是BE0L堆叠中的层的实施例中，源极区424和漏极区426可以是用来形成M：〇L堆叠中的互连线和通路未示出）的相同导电材料。作为示例，导电材料可以是铜。[0089]要领会到的是，在所图示的实施例中，虚设栅极电极455不包括侧壁间隔件。当在后续处理操作中沉积的栅极介电材料能够提供在源极区424和漏极区426的侧壁与栅极电极之间的足够分离时，本发明的实施例可以省略虚设栅极电极上的侧壁间隔件，如以下将更详细地描述的那样。[0090]现在参考图4B，示出根据本发明的实施例的在去除虚设栅极电极之后的器件沿着鳍的长度底部图）和鳍的宽度顶部图）的一对横截面图示。在实施例中，可以利用选择性地去除虚设栅极电极455而基本上不去除源极区424、漏极区426或a-IGZ0鳍440的部分的蚀刻工艺来去除虚设栅极电极455。虚设栅极电极455的去除形成在源极区424和漏极区426之间的开口416。该开口暴露a-IGZO鳍层440的将形成为晶体管的纳米线或纳米带部分的部分。[0091]现在参考图4C，在选择性地去除牺牲鰭层410在源极区424和漏极区426之间的部分之后的器件沿着鳍的长度底部图）和鳍的宽度顶部图）的一对横截面图示。例如，可以使用选择性去除牺牲材料410而使a-IGZ0材料440基本上不变的湿法蚀刻剂。因此，形成纳米线452a452b或者取决于层440的几何形状而形成纳米带）。要领会到的是，虽然在沿着鳍的宽度的横截面视图中纳米线452看起来是泮置的，但是它们被附接到鳍的剩余部分，如在第二个横截面视图中所图示的。~’[0092]现在参考图4D，示出根据本发明的实施例的在纳米线妨2周围形成栅极介电层442和栅极功函数层432之后的器件沿着鳍的长度底部图）和鳍的宽度顶部图）的一对横截面图示。在实施例中，栅极介电层442可以接触a-IGZO纳米线452的多于一个表面。例如，沿着膜的宽度的横截面视图图示栅极介电层442完全围绕a-IGZ0纳米线452即，介电层442接触a-IGZO纳米线452的所有表面）。根据实施例，栅极介电层442可以包括一个层或层的堆叠。一个或多个层可以包括氧化硅、Si02和或任何适当的高k介电材料。栅极介电层442可以与以上描述的栅极介电层142基本上类似，并且因此在此处将不更详细地描述。然而，要指出的是，栅极介电层442的沿着源极区424和漏极区426的侧壁形成的部分的厚度可以起间隔件的作用，该间隔件允许以上描述的虚设栅极电极455上的侧壁间隔件的可选的省略。在实施例中，栅极功函数层432可以是依据器件将是PM0S还是NM0S晶体管而提供期望的功函数的任何适当的导电材料，如以上所描述的。[0093]现在参考图4E，示出根据本发明的实施例的在沉积栅极电极428并对器件进行平坦化之后的器件沿着鳍的长度底部图）和鰭的宽度顶部图）的一对横截面图示。从源极区4M和漏极区4况的表面之上去除过量的导电材料428使栅极电极428和栅极功函数层432电隔离。此外，要领会到的是，所使用的处理操作允许形成自对准的栅极电极428。因此，不需要图案化工艺来形成在沟道以上（即，在纳米线452之上对准的栅极电极。另外，也可以利用凹进工艺去除栅极电介质442的可能已经形成在源极区424和漏极区426的顶表面之上的部分。根据实施例，凹进工艺可以包括一个或多个蚀刻工艺和或CMP工艺。[0094]如图4E中的沿着鳍纳米线452的宽度的横截面视图中示出的，栅极电极428可以由“U”形结构构成，其包括基本上平行于衬底405的表面的底部部分和基本上垂直于衬底405的顶表面的两个侧壁部分。另外，栅极电极428和或栅极功函数层432可以完全在纳米线周围缠绕以用于GAA结构。因此，本发明的实施例包括控制沿着多于一个表面的沟道纳米线452的栅极电极428。[0095]图5图示包括本发明的一个或多个实施例的插入器500。插入器500是用于将第一衬底5〇2桥接至第二衬底504的居间衬底。第一衬底502可以是例如集成电路管芯。第二衬底5〇4可以是例如存储器模块、计算机母板或另一集成电路管芯。一般地，插入器500的目的是将连接扩展到更宽的间距或将连接重新路由至不同的连接。例如，插入器500可以将集成电路管芯耦合到球栅阵列BGA5〇6，所述球栅阵列BGA506可以随后耦合到第二衬底504。在一些实施例中，将第一和第二衬底5〇2504附接到插入器500的相对侧。在其他实施例中，将第一和第二衬底502504附接到插入器500的相同侧。并且在另外的实施例中，通过插入器500互连三个或更多衬底。[0096]插入器5〇〇可以由环氧树脂、玻璃纤维增强的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在另外的实施方式中，插入器可以由替换的刚性或柔性材料形成，所述材料可以包括以上描述的供在半导体衬底中使用的相同材料，诸如硅、锗和其他〗n-v族或iv族材料。[0097]插入器可以包括金属互连508和通路510,包括但不限于硅通路TSV512。插入器500还可以包括嵌入式器件H4,包括无源和有源器件二者。这样的器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变换器、传感器和静电放电ESD器件。还可以在插入器500上形成更加复杂的器件，诸如射频RF器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件。[0098]根据本发明的实施例，可以在插入器500的制造中使用包括本文中公开的非平面a-IGZO晶体管的装置或用于形成此类器件的工艺。[00"]图6图示根据本发明的一个实施例的计算设备600。计算设备600可以包括许多部件。在一个实施例中，这些部件附接到一个或多个母板。在替换实施例中，将这些部件制造到单个片上系统SoC管芯上而不是母板上。计算设备600中的部件包括但不限于集成电路管芯㈤2和至少一个通信芯片608。在一些实施方式中，将通信芯片608制造为集成电路管芯6〇2的部分。集成电路管芯602可以包括CPU604以及通常被用作高速缓冲存储器的管芯上存储器606，其可以通过诸如嵌入式DRAMeDRAM或自旋转移力矩存储器STTM或STTM-RAM的技术来提供。[0100]计算设备600可以包括其他部件，其可以或可以不物理和电气耦合到母板或制造在SoC管芯内。这些其他部件包括但不限于易失性存储器61〇例如DRAM、非易失性存储器612例如ROM或闪速存储器）、图形处理单元614GPU、数字信号处理器616、密码处理器642执行硬件内的密码算法的专用处理器）、芯片集620、天线622、显示器或触摸屏显示器624、触摸屏控制器626、电池628或其他功率源、功率放大器（未示出）、全球定位系统GPS设备644、罗盘630、运动协处理器或传感器632其可以包括加速度计、陀螺仪和罗盘）、扬声器634、相机636、用户输入设备638诸如键盘、鼠标、触笔和触摸板和大容量存储设备640诸如硬盘驱动器、致密盘CD、数字通用盘①VD等等）。[0101]通信芯片608实现无线通信以用于数据去往和来自计算设备600的传送。术语“无线”及其派生词可以用于描述电路、设备、系统、方法、技术、通信信道等，其可以通过使用经调制的电磁辐射经由非固态介质来传送数据。该术语不暗示相关联的设备不包含任何线路，尽管在一些实施例中它们可能不包含。通信芯片608可以实施许多无线标准或协议中的任何，所述无线标准或协议包括但不限于Wi-FiIEEE802.11族）、WiMAXIEEE802.16族）、IEEE802.20、长期演进（LTE、Ev-D0、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物，以及指定为3G、4G、5G及以上的任何其他无线协议。计算设备600可以包括多个通信芯片608。例如，第一通信芯片608可以专用于诸如Wi-Fi和蓝牙之类的较短程无线通信，并且第二通信芯片608可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其他之类的较长程无线通信。[0102]计算设备600的处理器6〇4包括一个或多个器件，诸如根据本发明的实施例的非平面a-IGZO晶体管。术语“处理器”可以是指处理来自寄存器和或存储器的电子数据以将该电子数据变换成可以存储在寄存器和或存储器中的其他电子数据的任何设备或设备的部分。[0103]通信芯片6〇8也可以包括一个或多个器件，诸如根据本发明的实施例的一个或多个非平面a-IGZO晶体管。[0104]在另外的实施例中，容纳在计算设备600内的另一部件可以包含一个或多个器件，诸如根据本发明的实施例的非平面a-IGZ0晶体管或用于形成此类器件的工艺。[0105]在各种实施例中，计算设备600可以是膝上型计算机、上网本计算机、笔记本计算机、超级本计算机、智能电话、平板电脑、个人数字助理PDA、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字视频记录仪。在另外的实施方式中，计算设备600可以是处理数据的任何其他电子设备。[0106]本发明的所说明的实施方式的以上描述，包括在摘要中描述的内容，不意图是详尽的或将本发明限制到所公开的确切形式。虽然出于说明的目的而在本文中描述了本发明的具体实施方式及示例，但是各种等同修改在本发明的范围内是可能的，如相关领域中的技术人员将认识到的。[0107]可以鉴于以上详细描述而对本发明做出这些修改。在所附权利要求中使用的术语不应当被解释成将本发明限制到说明书和权利要求中公开的具体实施方式。而是，本发明的范围要完全由所附权利要求来确定，所述所附权利要求要根据权利要求阐释的已建立原则来解释。[0108]本发明的实施例包括一种半导体器件，包括:衬底;形成在衬底以上的源极区；形成在衬底以上的漏极区；形成在衬底以上并且电耦合到源极区和漏极区的InGaZnOCtGZO层；以及通过栅极电介质与IGZ0层分离的栅极电极，其中所述栅极电介质接触IGZ0层的多于一个表面。[0109]本发明的附加实施例包括半导体器件，其中所述IGZ0层具有接触源极区和漏极区的侧壁的侧壁表面以及基本上平行于衬底的平面表面。[0110]本发明的附加实施例包括半导体器件，其中所述栅极电介质接触侧壁表面和平面表面。[0111]本发明的附加实施例包括半导体器件，其中所述IGZ0层是形成在衬底之上的鳍。[0112]本发明的附加实施例包括半导体器件，其中所述栅极电介质接触IGZ0鳍的侧壁和IGZ0鳍的顶表面。[0113]本发明的附加实施例包括半导体器件，其中所述源极区和所述漏极区接触IGZ0鳍的顶表面。[0114]本发明的附加实施例包括半导体器件，其中所述IGZ0层是纳米线或纳米带。[0115]本发明的附加实施例包括半导体器件，其中所述栅极电介质缠绕在纳米线或纳米带的整个表面周围。[0116]本发明的附加实施例包括半导体器件，其中侧壁间隔件将源极区和漏极区与栅极电极分离。[0117]本发明的附加实施例包括半导体器件，其中所述栅极电极包括功函数金属和填充金属。[0118]本发明的附加实施例包括半导体器件，其中所述衬底是介电层。[0119]本发明的附加实施例包括半导体器件，其中所述介电层是集成电路芯片的后道工艺BE0L堆叠中的层。[0120]本发明的实施例包括一种形成非平面InGaZnOIGZ0晶体管的方法，包括:在衬底之上形成介电层;对介电层进行图案化以形成源极开口和漏极开口；在源极开口中形成导电源极区以及在漏极开口中形成导电漏极区；去除所述介电层的在源极区和漏极区之间的部分;在源极区和漏极区之间的衬底之上形成IGZ0层，其中所述IGZ0层包括接触源极区的侧壁和漏极区的侧壁的侧壁部分以及基本上平行于衬底的平面部分;在IGZ0层之上形成栅极介电层；以及在栅极介电层之上形成栅极电极。_[0121]本发明的附加实施例包括形成非平面IGZ0的方法，进一步包括:对栅极电极进行平坦化使得栅极电极的顶表面与源极区和漏极区的顶表面基本上共面。[0122]本发明的附加实施例包括形成非平面IGZO的方法，其中源极区和漏极区通过IGZO层和栅极介电层而与栅极电极分离。[0123]本发明的附加实施例包括形成非平面IGZO的方法，其中所述衬底是集成电路芯片的后道工艺BE0L堆叠中的介电层。[0124]本发明的附加实施例包括形成非平面1}20的方法，其中最大处理温度不超过近似400°C〇[0125]本发明的实施例包括一种形成非平面inGaZnOCtGZO晶体管的方法，包括:在衬底之上形成第一层，其中第一层包括IGZ0;对第一层进行图案化以形成鳍;在鳍之上形成虚设栅极电极;在鳍的顶表面上形成源极区和漏极区，其中源极区和漏极区在虚设栅极电极的相对侧;去除虚设栅极电极;在IGZ0的暴露的部分上形成栅极介电层；以及在栅极介电层之上形成栅极电极。[0126]本发明的附加实施例包括形成非平面IGZO的方法，其中第一层包括处于与多个IGZO层的交替模式的多个牺牲材料层。[0127]本发明的附加实施例包括形成非平面叩卻的方法，进一步包括:在形成栅极介电层之前去除牺牲材料层的形成在源极区和漏极区之间的部分。[0128]本发明的附加实施例包括形成非平面IGZO的方法，其中在IGZO的暴露的部分上形成栅极介电层包括在源极区和漏极区之间的IGZO的所有表面周围形成栅极介电层。[0129]本发明的附加实施例包括形成非平面1^〇的方法，进一步包括:沿着虚设栅极电极的侧壁形成侧壁间隔件。[0130]本发明的附加实施例包括形成非平面1^〇的方法，其中所述栅极电极通过侧壁间隔件而与源极区和漏极区分离。[0131]本发明的附加实施例包括形成非平面IGZO的方法，其中所述衬底是集成电路芯片的后道工艺BE0L堆叠中的介电层。[0132]本发明的附加实施例包括形成非平面犯卻的方法，其中最大处理温度不超过近似400。。。

权利要求：1.一种半导体器件，包括：衬底；形成在所述衬底以上的源极区；形成在所述衬底以上的漏极区；形成在所述衬底以上并且电耦合到所述源极区和所述漏极区的InGaZnOIGZO层；以及通过栅极电介质与IGZO层分离的栅极电极，其中所述栅极电介质接触IGZO层的多于一个表面。2.根据权利要求1所述的半导体器件，其中，所述IGZO层具有接触所述源极区和所述漏极区的侧壁的侧壁表面以及基本上平行于衬底的平面表面。3.根据权利要求2所述的半导体器件，其中，所述栅极电介质接触所述侧壁表面和所述平面表面。4.根据权利要求1所述的半导体器件，其中，所述IGZO层是形成在所述衬底之上的鳍。5.根据权利要求4所述的半导体器件，其中，所述栅极电介质接触IGZO鳍的侧壁和IGZO鳍的顶表面。6.根据权利要求5所述的半导体器件，其中，所述源极区和所述漏极区接触所述IGZO鳍的顶表面。7.根据权利要求1所述的半导体器件，其中，所述IGZO层是纳米线或纳米带。8.根据权利要求7所述的半导体器件，其中，所述栅极电介质缠绕在纳米线或纳米带的整个表面周围。9.根据权利要求7所述的半导体器件，其中，侧壁间隔件将所述源极区和所述漏极区与所述栅极电极分离。10.根据权利要求1所述的半导体器件，其中，所述栅极电极包括功函数金属和填充金属。11.根据权利要求1所述的半导体器件，其中，所述衬底是介电层。12.根据权利要求11所述的半导体器件，其中，所述介电层是集成电路芯片的后道工艺BE0L堆叠中的层。13.—种形成非平面InGaZnOIGZ0晶体管的方法，包括：在衬底之上形成介电层；对介电层进行图案化以形成源极开口和漏极开口；在所述源极开口中形成导电源极区以及在所述漏极开口中形成导电漏极区；去除所述介电层的在源极区和漏极区之间的部分；在所述源极区和所述漏极区之间的衬底之上形成IGZO层，其中所述IGZO层包括接触所述源极区的侧壁和所述漏极区的侧壁的侧壁部分以及基本上平行于所述衬底的平面部分；在IGZO层之上形成栅极介电层；以及在所述栅极介电层之上形成栅极电极。14.根据权利要求13所述的方法，进一步包括：对所述栅极电极进行平坦化使得所述栅极电极的顶表面与所述源极区和所述漏极区的顶表面基本上共面。15.根据权利要求14所述的方法，其中，所述源极区和所述漏极区通过所述IGZ〇层和所述栅极介电层而与所述栅极电极分离。16.根据权利要求13所述的方法，其中，所述衬底是集成电路芯片的后道工艺BE〇L堆叠中的介电层。17.根据权利要求I6所述的方法，其中，最大处理温度不超过近似400。：。18.—种形成非平面InGaZnOIGZO晶体管的方法，包括：在衬底之上形成第一层，其中第一层包括IGZ0;对所述第一层进行图案化以形成鳍；在鳍之上形成虚设栅极电极；在鳍的顶表面上形成源极区和漏极区，其中所述源极区和所述漏极区在所述虚设栅极电极的相对侧；去除所述虚设栅极电极；在IGZ0的暴露的部分上形成栅极介电层；以及在所述栅极介电层之上形成栅极电极。19.根据权利要求I8所述的方法，其中，所述第一层包括处于与多个IGZ0层的交替模式的多个牺牲材料层。20.根据权利要求19所述的方法，进一步包括：在形成所述栅极介电层之前去除牺牲材料层的形成在所述源极区和所述漏极区之间的部分。21.根据权利要求20所述的方法，其中，在IGZ0的暴露的部分上形成栅极介电层包括在所述源极区和所述漏极区之间的IGZ0的所有表面周围形成栅极介电层。22.根据权利要求18所述的方法，进一步包括：沿着所述虚设栅极电极的侧壁形成侧壁间隔件。23.根据权利要求22所述的方法，其中，所述栅极电极通过所述侧壁间隔件而与所述源极区和所述漏极区分离。24.根据权利要求18所述的方法，其中，所述衬底是集成电路芯片的后道工艺BE0L堆叠中的介电层。25.根据权利要求24所述的方法，其中，最大处理温度不超过近似400°C。

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