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申请/专利权人：深圳比特微电子科技有限公司
摘要：本公开涉及锁存电路、动态锁存器、动态D触发器及相关装置。一种锁存电路包括：依次串联在电源和地之间的第一导电类型的第一晶体管组、第一导电类型的第二晶体管组、第二导电类型的第三晶体管组和第二导电类型的第四晶体管组。第二和第三晶体管组之间的节点连接到输出端。第一和第二晶体管组中的一者的控制端与第三和第四晶体管组中的一者的控制端共同连接到输入端。第一和第二晶体管组中的另一者接收第一时钟信号。第三和第四晶体管组中的另一者接收反相的第二时钟信号。第一导电类型的晶体管在其控制端处于低电平时导通。第二导电类型的晶体管在其控制端处于高电平时导通。第一至第四晶体管组中的至少一者包括串联的多个晶体管。
主权项：1.一种锁存电路，其特征在于，所述锁存电路包括：输入端；输出端；以及依次串联连接在电源和地之间的具有第一导电类型的第一晶体管组、具有所述第一导电类型的第二晶体管组、具有与所述第一导电类型不同的第二导电类型的第三晶体管组和具有所述第二导电类型的第四晶体管组，所述第二晶体管组和所述第三晶体管组之间的节点连接到所述输出端，所述第一晶体管组和所述第二晶体管组中的一个晶体管组的控制端与所述第三晶体管组和所述第四晶体管组中的一个晶体管组的控制端共同连接到所述输入端，所述第一晶体管组和所述第二晶体管组中的另一个晶体管组的控制端被配置为接收第一时钟信号，所述第三晶体管组和所述第四晶体管组中的另一个晶体管组的控制端被配置为接收与所述第一时钟信号反相的第二时钟信号，其中，所述第一导电类型被配置为使得晶体管在其控制端处于低电平时导通，所述第二导电类型被配置为使得晶体管在其控制端处于高电平时导通，以及其中，所述第一晶体管组至所述第四晶体管组中的至少一个晶体管组包括串联连接的多个晶体管。
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