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申请/专利权人：电子科技大学
摘要：本发明属于集成电路技术领域，具体涉及一种面向卷积神经网络硬件加速器的共享乘累加块设计。本发明以LeNet‑5卷积神经网络为例，针对LeNet‑5网络硬件加速器的共享乘累加块，主要进行了三方面设计：乘法器设计、加法器设计、共享乘累加块结构设计。乘法器设计中，本发明提出了部分积生成算法的优化方法、一种基于4‑2压缩器的改进型华莱士树压缩电路、一种优化后的冗余二进制压缩电路。加法器设计中，实现了32位并行前缀加法器，并将该结构用于乘法器中优化后的冗余二进制压缩电路之后的数值转换电路。由上述结构实现16×16补码二进制乘法器。对于共享乘累加块的结构设计，本发明提出一种基于乘累加器复用的卷积计算电路实现方法，能缩小LeNet‑5网络硬件加速器中计算模块的电路规模。
主权项：1.一种面向卷积神经网络硬件加速器的共享乘累加块设计，其特征在于，使用基-8Booth算法作为部分积生成算法，并根据LeNet-5网络的数据特点在该算法上进行优化。优化了部分积生成的流程，减少了部分积生成电路的规模。
全文数据：
权利要求：
百度查询： 电子科技大学 一种面向卷积神经网络硬件加速器的共享乘累加块设计
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