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申请/专利权人：大连飞创信息技术有限公司

摘要：本发明公开了一种基于FPGA实现风控指标低延迟并行计算仲裁方法及系统，基于FPGA加速卡设置架构，包括FPGA加速卡和开发服务器。FPGA加速卡包括：XCU280H2892芯片；外接两组提供板级缓存的DDR芯片，以及卫星控制器。FPGA加速卡部署至开发服务器内部，通过PCIE接口通讯。FPGA加速卡解析接收到的自定义格式数据，根据自定义协议解析出客户ID和计算参数，然后发送至仲裁模块，由仲裁模块分配至每个计算核心。本发明目的是实现对风控指标参数的高效低延迟仲裁，提升并行计算效率。

主权项：1.一种基于FPGA实现风控指标低延迟并行计算仲裁方法，其特征在于，基于FPGA加速卡设置架构，包括：所述FPGA加速卡内部基于XDMA模块输出的250Mhz时钟为全局时钟，时钟精度为4纳秒；所述FPGA加速卡核心为一片XCU280H2892的FPGA芯片，通过4个高速GTY模块引出PCIE接口，所述PCIE接口和开发服务器相连接，FPGA加速卡通过PCIE接口接收服务器下发的客户ID与计算参数等数据，也通过PICE接口上传计算结果至服务器；所述FPGA芯片外接两组FLASH存储芯片，用于存储FPGA的固件信息，所述FLASH芯片配置SPI总线，最高支持SPIx4模式，其中CSN信号连接多路选择器，通过CSN切换可实现FPGA对2个FLASH存储芯片的访问；所述FPGA芯片配置I2C总线，所述I2C总线接入多路选择器后分别分为5路I2C：第1路与卫星控制器连接，并可对其访问；第2路与另一个I2C多路选择器连接，分别访问温度传感器、EEPROM、IO扩展器、风扇控制器、DDR4状态等；第3、4路与不同QSFP连接，监控其状态；第5路与SI570连接，对控制寄存器的读写与配置；所述FPGA加速卡上MSP432p4111板级处理器芯片通过GPIO和所述I2C总线和所述FPGA芯片连接，所述开发服务器通过USB接口连接到所述FPGA加速卡上，所述USB接口数据转换成UART接口，连接到所述FPGA芯片上，所述MSP432p4111板级处理器芯片通过I2C接口控制VCCINT电压调节器，所述MSP432p4111板级处理器芯片通过所述I2C总线，读取温度传感器，控制散热风扇的转速；具体工作包括如下步骤：S1：系统初始化，所述开发服务器根据行情帧格式对行情进行解析，对解析结果的所述客户ID和所述风控指标计算参数进行归类整合，相同所述客户ID的所述风控指标计算参数调整到一起，所述风控指标计算参数包含最新价、昨结算、昨多头仓量、昨空头仓量、合约乘数，然后按解析出的优先顺序通过所述PCIE接口发送到所述FPGA加速卡，所述FPGA加速卡具有并行处理能力；S2：所述FPGA加速卡通过PCIE3.0x16接口，接收所述开发服务器下发的所述客户ID和所述风控指标计算参数，解析为一一对应的格式，即每个所述客户ID与相应的所述风控指标计算参数在同一个时钟周期中同时对数据进行高度并行的调整；S3：所述高度并行数据传输至仲裁模块，所述仲裁模块判断所述客户ID是否发生变化，所述客户ID没有发生变化前，所述仲裁模块将所述客户ID的风控指标计算参数发送至第一个计算核心，在检测到所述客户ID发生变化的同时将新的所述客户ID的计算参数发送至第二个计算核心；检测所述客户ID的同时所述仲裁模块也监测各所述计算核心的busy信号工作状态，所述busy信号为高时表示所述计算核心处于工作状态，所述busy信号为低时表示所述计算核心处于空闲状态；所述仲裁模块监测各所述计算核心的busy信号工作状态是对所有所述计算核心进行更加合理的计算参数分配；S4：每个所述计算核心的计算结果与所述客户ID高度绑定，同时输出至打包上传模块，通过所述PCIE接口上送给开发服务器。

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