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申请/专利权人：北京国科天迅科技股份有限公司

摘要：本发明提供一种基于事件触发的降低FPGA功耗的装置，涉及FPGA技术领域，该装置包括：PMU和多个用于数据处理的功能模块；所述PMU中包括多个门控模块，每个所述门控模块与一个所述功能模块相对应；任一门控模块用于根据前级功能模块输出的写使能信号、所述前级功能模块的FIFO输出的空信号、以及当前功能模块输出的完成信号，输出门控时钟信号至所述当前功能模块以及所述当前功能模块的FIFO的写时钟端，以控制所述当前功能模块的时钟开启或关闭。可实现极限敏感度的休眠‑唤醒，进一步压榨功耗下限，并且这种休眠‑唤醒不是基于整个FPGA芯片的，而是基于模块的，颗粒度更细，因此低功耗控制更加精细。

主权项：1.一种基于事件触发的降低FPGA功耗的装置，其特征在于，包括：PMU和多个用于数据处理的功能模块；其中，所述PMU中包括多个门控模块，每个所述门控模块与一个所述功能模块相对应；任一门控模块用于根据前级功能模块输出的写使能信号、所述前级功能模块的FIFO输出的空信号、以及当前功能模块输出的完成信号，输出门控时钟信号至所述当前功能模块以及所述当前功能模块的FIFO的写时钟端，以控制所述当前功能模块的时钟开启或关闭；所述任一门控模块包括状态机模块、CDC处理电路、第一D触发器和BUFGCE单元；其中，所述写使能信号、所述空信号和所述完成信号输入所述状态机模块，所述状态机模块输出的时钟使能信号输入所述CDC处理电路，所述CDC处理电路的输出信号输入所述第一D触发器的数据输入端，所述第一D触发器的输出端连接所述BUFGCE单元的使能端，所述任一门控模块的时钟信号输入所述CDC处理电路、所述第一D触发器的时钟输入端、以及所述BUFGCE单元的输入端；所述状态机模块包括空闲状态、启用时钟状态和时钟预关闭状态；在所述空闲状态下，所述状态机模块输出的信号值为0，当所述写使能信号的信号值为1时，所述空闲状态跳转至所述启用时钟状态；在所述启用时钟状态下，所述状态机模块输出的信号值为1，当所述完成信号的信号值为1时，所述启用时钟状态跳转至所述时钟预关闭状态；在所述时钟预关闭状态下，若所述空信号的信号值为0，则跳转至所述启用时钟状态；若所述空信号的信号值为1且持续时长达到设定阈值，则跳转至所述空闲状态。

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