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申请/专利权人：北京中电华大电子设计有限责任公司

摘要：本发明公开了一种Flash电路中控制电荷泵启动功耗的方法。通过设计若干个由分频计数模块‑逻辑控制模块‑电平转换模块‑分压电路‑电压检测模块‑时钟产生模块‑电荷泵模块等组成的既相互独立，又相互关联的环路，利用逻辑控制模块，把各电荷泵电压的建立过程细分为若干阶段，根据使用场景不同，调整时钟频率，升压或者降压段数，升压幅度以及PUMP能力，使电荷泵按照特定类似阶梯波的行式精确可控地达到目标电位，在此过程中也完成对电荷泵升压每一阶段的功耗控制。

主权项：1.一种电荷泵启动功耗平滑控制的电路，其特征在于，包括负责产生正电平的控制环路（100）和产生负电平的控制环路（200），均由分频计数电路、控制电路、电平转换模块、分压电路、电压检测电路、时钟电路和电荷泵组成；其中：所述负责产生正电平的控制环路（100）包括分频计数电路（101），控制电路（102），电平转换模块（103），分压电路（104），电压检测电路（105），时钟电路（106）以及正电荷泵电路（107），其中：所述分频计数电路（101）用于产生电荷泵每一段升压起始、中止标志信号以及多个频率的电荷泵基础时钟；所述电平转换模块（103）用于产生控制分压电路（104）开关开合的高压控制信号；所述分压电路（104）用于产生所述电压检测电路（105）的同相、反相输入信号；电压检测电路（105）用于检测正电荷泵电路（107）输出电压并根据每一阶段的目标电位给出达到升压目标的指示标志信号；时钟电路（106）用于产生正电荷泵电路（107）所需多相位时钟；正电荷泵电路（107）用于将电源电压抬高到目标电压，并驱动FLASH存储单元相应端口；控制电路（102）则用于控制环路中所有模块正常工作；所述分频计数电路（101）：输入端口包括误差范围符合要求的时钟信号OSC，来自控制电路102的总线控制信号OPx1:y1，OPx2:y2和复位信号rstp；输出端口则分别为经分频处理后连接至时钟电路106的时钟信号OSCP和输出到控制电路102的总线信号vpprampm1:0；所述控制电路（102）：输入信号包括来自电压检测电路（105）的电荷泵升压标志信号vdetp和分频计数电路（101）的总线信号vpprampm1:0,其总线位数与升压阶梯段数相关；输出信号则分别为时钟电路（106）的总线信号OPx0:y0,连接到分压电路（104）中的总线信号OPx4:y4,至电平转换模块（103）的OPx3:y3信号，输出到电压检测电路（105）的纹波控制信号OP_RPP以及分频计数电路（101）的总线控制信号OPx1:y1，OPx2:y2和复位信号rstp；所述电平转换模块（103），接入来自电压控制电路（102）的低电平总线信号OPx3:y3，输出高电平总线信号HVOPx3:y3到分压电路（104）；所述分压电路（104），由VPPI-gnd以及VREF-gnd两组电阻分压电路组成；输入端连接低电平总线信号OPx4:y4和高电平总线信号HVOPx3:y3，输出分压检测点fdbkp信号和基准参考电压vrefp信号到电压检测电路（105）中比较器放大器的同相反相输入端；所述电压检测电路（105），分别接入分压电路（104）的fdbkp，vrefp信号和控制电路（102）的OP_RPP；之后输出vddr和ckenb1到时钟电路（106），前者作为部分电路的供电源，后者则控制电荷泵时钟启停，此外还输出标志信号vdetp到控制电路（102）用于其内部逻辑切换；所述时钟电路（106），输入信号分别包括来自控制电路（102）的OPx0:y0，分频计数电路（101）的时钟信号OSCP和vddr以及电压检测电路（105）的信号ckenb1；其输出端则为4相位不交叠时钟ck1p，ck2p，ck3p，ck4p，4信号全部连接到正电荷泵电路（107）；所述正电荷泵电路（107）输人端接收pump时钟信号ck1p，ck2p，ck3p，ck4p，输出电荷泵电压，即高压信号VPPI，该信号将为存储器bitcell的部分端口提供高压，同时也为分压电路（104）中部分器件以及电平转换模块（103）供电；所述负责产生负电平的控制环路（200）包括分频计数电路（201），控制电路（202），电平转换模块（203），分压电路（204），电压检测电路（205），时钟电路（206）以及负电荷泵电路（207）；其中：所述分频计数电路（201）：输入端口包括与分频计数电路（101）共用的时钟信号OSC，来自控制电路202的总线控制信号OPx6:y6，OPx7:y7和复位信号rstn；输出端口有时钟分频信号OSCN和总线信号vnnrampm2:0，分别连接到时钟电路（206）和控制电路（202）；所述控制电路（202）：输入信号包括来自电压检测电路（205）的电荷泵升压标志信号vdetn和分频计数电路（201）的总线信号vnnrampm2:0；输出端有总线信号OPx5:y5，OPx6:y6，OPx7:y7，OPx8:y8，OPx9:y9它们依次接到时钟电路（206），分频计数电路（201），电平转换模块（203）和分压电路（204），此外还输出信号OP_RPN到电压检测电路（205），输出复位信号rstn到分频计数电路（201）；所述电平转换模块（203），接入来自电压控制电路（202）的低电平总线信号OPx8:y8，输出高电平总线信号HVOPx8:y8到分压电路（204）；所述分压电路（204），由VNNI-gnd以及VREF-gnd两组电阻分压电路组成；输入端连接低电平总线信号OPx9:y9和高电平总线信号HVOPx8:y8，输出分压检测点fdbkn到电压检测电路（205）中比较器放大器的反相输入端；所述电压检测电路（205），分别接入参考电压gvss、分压电路（204）的分压检测点fdbkn和控制电路（202）的OP_RPN；此后输出vssr和ckenb2到时钟电路（206），输出标志信号vdetn到控制电路（202）；所述时钟电路（206，输入信号分别包括来自控制电路（202）的OPx5:y5，分频计数电路（201）的时钟信号OSCP和vssr以及电压检测电路（205）的信号ckenb2；其输出端则为4相位不交叠时钟ck1n，ck2n，ck3n，ck4n，4信号全部连接到负电荷泵电路（207）；所述负电荷泵电路（207）输入端接收pump时钟信号ck1n，ck2n，ck3n，ck4n，输出电荷泵电压，即负电压信号VNNI，该信号将为存储器bitcell的部分端口，分压电路（204）以及电平转换模块（203）供电。

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