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申请/专利权人：深圳市国芯物联科技有限公司
摘要：本发明提供一种高速串行芯片误码率测试系统及方法，包括：高速串行芯片装置用于基于预设的FPGA收发器发送与接收高速串行数据；误码率测试模块用于通过预设的时钟源，测试和读取高速串行数据的误码率；校准模块用于根据所述误码率生成对应的校准参数，并通过所述校准参数接收并校准高速串行芯片装置发送的高速串行数据；控制模块用于接收用户指令，并通过所述接收用户指令，控制高速串行芯片和误码率测试模块和驱动模块的通信。
主权项：1.一种高速串行芯片误码率测试系统，其特征在于，包括：高速串行芯片装置：用于基于预设的FPGA收发器发送和接收高速串行数据；误码率测试模块：用于通过预设的时钟源，测试和读取高速串行数据的误码率；校准模块：用于根据误码率生成对应的校准参数，并通过校准参数接收并校准高速串行芯片装置发送的高速串行数据；控制模块：用于接收用户指令，并通过接收用户指令控制高速串行芯片、误码率测试模块和校准模块进行交互通信；所述校准模块包括：误码偏差单元：用于获取同频干扰信号下的干扰率和误码率之间的误码偏差；校准参数单元：用于通过误码偏差，计算对应的校准参数；校准单元：用于通过校准参数，接收并校准高速串行芯片装置发送的高速串行数据；所述校准单元包括：传输信道子单元，用于获取高速串行芯片装置收发数据的传输信道；干扰参数子单元：用于通过预设的干扰模拟模型，获取干扰因子，并确定对应的干扰参数；信道损耗参数子单元：用于通过干扰因子和干扰参数，计算传输信道的信道损耗参数；判断结果子单元：用于判断信道损耗参数是否大于预设的损耗阈值，确定判断结果；第一结果单元：用于当判断结果为所述信道损耗参数大于预设的损耗阈值，将信道损耗参数反馈至预设的干扰模拟模型并进行干扰训练；第二结果单元：用于当判断结果为所述信道损耗参数小于等于预设的损耗阈值，通过校准参数，接收并校准高速串行芯片装置发送的高速串行数据。
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权利要求：
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