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申请/专利权人:成都旋极星源信息技术有限公司
摘要:本发明公开一种奇数分频电路。第一个上升沿D触发器至第N‑2个上升沿D触发器以及第N个上升沿D触发器的时钟信号输入为CLKP,第N‑1个上升沿D触发器的时钟信号输入为CLKN,第一个上升沿D触发器的输入端与与非门的输出端连接,第N‑1个上升沿D触发器和第N个上升沿D触发器的输出端分别与与非门的输入端连接,第一反相器的输出端分别与第二反相器的输入端以及第N‑1个上升沿D触发器的时钟端口连接,第二反相器的输出端分别与第一个上升沿D触发器至第N‑2个上升沿D触发器以及第N个上升沿D触发器的时钟端口连接,与非门的输出端与第三反相器的输入端连接。本发明的奇数分频电路输出占空比为50%并且功耗低。
主权项:1.一种奇数分频电路,其特征在于,所述奇数分频电路包括:上升沿D触发器、反相器和与非门,其中所述上升沿D触发器的数量为N,所述反相器的数量为3,所述与非门的数量为1,第一个至第N个上升沿D触发器之间依次连接,第一个上升沿D触发器至第N-2个上升沿D触发器以及第N个上升沿D触发器的时钟信号输入为CLKP,第N-1个上升沿D触发器的时钟信号输入为CLKN,CLKP和CLKN之间存在反向关系,第一个上升沿D触发器的输入端与所述与非门的输出端连接,第N-1个上升沿D触发器和第N个上升沿D触发器的输出端分别与所述与非门的输入端连接,第一反相器的输出端分别与第二反相器的输入端以及第N-1个上升沿D触发器的时钟端口连接,所述第二反相器的输出端分别与所述第一个上升沿D触发器至第N-2个上升沿D触发器以及第N个上升沿D触发器的时钟端口连接,所述与非门的输出端与第三反相器的输入端连接,各所述上升沿D触发器的复位信号相同;当所述奇数分频电路为除五分频电路时,所述除五分频电路包括四个上升沿D触发器,三个反相器和一个与非门;四个所述上升沿D触发器分别在CLK时钟信号上升沿来临时输出Data端数据,其余时刻输出保持不变,四个所述上升沿D触发器的输出频率均为CLK信号的五分之一,信号占空比为60%;第一个上升沿D触发器、第二个上升沿D触发器以及第四个上升沿D触发器的时钟信号输入为CLKP,第一个上升沿D触发器、第二个上升沿D触发器以及第四个上升沿D触发器的输出端会依次存在一个CLK时钟周期的相位差。
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权利要求:
百度查询: 成都旋极星源信息技术有限公司 一种奇数分频电路
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