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申请/专利权人：美格纳半导体有限公司

摘要：提供了一种具有低漏源导通电阻的半导体器件及其制造方法。一种半导体器件，包括：基板；布置在基板中的第一P型阱区和第二P型阱区，其中第一P型阱区和第二P型阱区彼此间隔开；布置在基板中的N型源极区，其中N型源极区布置成与第二P型阱区间隔开；布置在第二P型阱区中的N型漏极区；布置在N型漏极区附近的N型LDD区；以及基板上的栅绝缘层和栅电极，其中栅电极与第二P型阱区部分地交叠。

主权项：1.一种半导体器件，包括：基板；第一P型阱区和第二P型阱区，其布置在所述基板中，其中所述第一P型阱区和所述第二P型阱区彼此间隔开；N型源极区，其布置在所述基板中，其中所述N型源极区布置成与所述第二P型阱区间隔开；N型漏极区，其布置在所述第二P型阱区中；N型LDD区，其仅布置在所述N型漏极区附近，并且其中，在所述N型源极区附近不布置所述N型LDD区；以及栅绝缘层和栅电极，其布置在所述基板上，其中，所述栅电极与所述第二P型阱区部分地交叠，其中，晕圈区布置在所述N型漏极区附近。

全文数据：具有低漏源导通电阻的半导体器件及其制造方法相关申请的交叉引用本申请根据35U.S.C.119a要求于2017年8月2日向韩国知识产权局提交的韩国专利申请第10-2017-0098143号的权益，其全部公开内容通过引用并入本文用于所有目的。技术领域以下描述涉及具有低Rdson的半导体器件及其制造方法。以下描述还涉及具有非对称轻掺杂漏极LDD和非对称阱区的半导体器件及其制造方法。背景技术半导体器件需要较小的芯片尺寸以及包括在电路中的较小晶体管以改善其特性。因此，如果半导体器件具有相对较小的尺寸但保持或改善特性，则半导体器件是更有竞争力的产品。因此，正在开发非对称或混合器件。相关技术的混合半导体器件具有相对于第一源极漏极和第二源极漏极不同的LDD深度。例如，具有浅深度的LDD工艺被应用于第一源极漏极，并且具有深深度的LDD工艺被应用于第二源极漏极。然而，为了制造具有这样不同深度的混合器件，许多掩模被使用，这导致用于执行掩模的成本和用于制造半导体器件的时间即，转向时间TurnaroundTime，TAT的增加。此外，对于这样的半导体器件，难以在源极和漏极之间实现期望的Rdson导通电阻。Rdson是半导体器件最大电流比的基础，也影响电流损耗。因此，较低的Rdson产生更好的半导体器件特性。发明内容提供本发明内容是为了以简化的形式介绍将在以下具体实施方式中进一步描述的一些构思。本发明内容并非旨在确定所要求保护的主题的关键特征或基本特征，也不旨在用于帮助确定所要求保护的主题的范围。在一个一般方面，半导体器件包括：基板，布置在基板中的第一P型阱区和第二P型阱区，其中第一P型阱区和第二P型阱区布置成彼此间隔开；布置在基板中的N型源极区，其中N型源极区布置成与第二P型阱区间隔开；布置在第二P型阱区中的N型漏极区；布置在N型漏极区附近的N型LDD区；以及布置在基板上的栅绝缘层和栅电极，其中栅电极与第二P型阱区部分地交叠。半导体器件还可以包括布置在第一P型阱区和N型源极区之间的隔离区，其中第一P型阱区与隔离区接触。第二P型阱区可以从N型漏极区向N型源极区横向延伸，并且可以布置成大于栅电极长度的至少一半。第二P型阱区可以布置成与栅电极的整个长度的50％至90％交叠。在N型源极区附近不布置LDD区。可以将硅化物阻挡绝缘层布置成从栅电极的一部分连续延伸至基板的布置在栅电极和N型漏极区之间的部分。N型漏极区可以布置成与栅电极间隔开。第一P型阱区可以与源极区垂直交叠。可以在N型漏极区附近布置晕圈区。半导体器件还可以包括可以布置在第一P型阱区中的第一P型块体区，以及可以布置在第二P型阱区中的第二P型块体区。第一P型块体区可以与N型源极区接触。半导体器件还可以包括与第一P型块体区接触的阱接触插塞、与N型源极区接触的源极接触插塞、与N型漏极区接触的漏极接触插塞、以及与栅电极接触的栅极接触插塞中任意两个或更多个的任意一个或任意组合。半导体器件还可以包括与N型源极区接触的第一沟槽隔离部以及与N型漏极区接触的第二沟槽隔离部。N型漏极区可以具有与N型源极区的面积相同或相似的面积。在另一一般方面，半导体器件包括：基板；布置在基板中的P型阱区和N型阱区；布置在P型阱区中的N型漏极区；布置在N型阱区中的N型源极区；布置在N型阱区中的P型LDD区；以及布置在基板上的栅绝缘层和栅电极，其中栅电极与P型阱区和N型阱区部分地交叠。半导体器件还可以包括布置在P型阱区中的N型LDD区。在另一一般方面，半导体器件包括：基板；布置在基板中的第一阱区和第二阱区，其中第一阱区和第二阱区彼此间隔开；布置在基板中的源极区，其中源极区布置成与第二阱区间隔开；布置在第二阱区中的漏极区；布置在漏极区附近的LDD区；以及布置在基板上的栅绝缘层和栅电极，其中栅电极与第二阱区部分地交叠。根据下面的详细描述、附图和权利要求，其他特征和方面将变得明显。附图说明图1是示出NMOS半导体器件的俯视图的示例的图。图2是图1的NMOS半导体器件的沿线2-2'的示例的截面图。图3是以与图2相同的方式的图1的NMOS半导体器件的沿线2-2'的另一示例的截面图。图4是NMOS半导体器件的另一示例的截面图。图5是NMOS半导体器件的另一示例的截面图。图6是NMOS半导体器件的另一示例的截面图。图7是NMOS半导体器件的另一示例的截面图。图8是示出根据另一示例的NMOS半导体器件的俯视图的图。图9是图8的半导体器件的沿线8-8'的示例的截面图。图10是在硅化物阻挡材料的图案化之后的NMOS半导体器件的另一示例的截面图。图11是示出具有接触插塞的NMOS半导体器件的示例的图。图12至图14是半导体器件的电特性。在整个附图和详细描述中，相同的附图标记指代相同的元件。附图可能不是按比例绘制的，并且为了清楚、图示和方便，附图中元件的相对尺寸、比例和描述可能被夸大。具体实施方式提供以下详细描述以帮助读者获得对本文描述的方法、装置和或系统的全面理解。然而，在理解了本申请的公开内容之后，本文描述的方法、装置和或系统的各种改变、修改和等同内容将明显。例如，本文描述的操作顺序仅仅是示例，并且不限于在此阐述的操作顺序，而是在理解本申请的公开内容后明显的是可以改变，除了必须以特性顺序发生的操作之外。此外，为了更加清楚和简洁，可以省略本领域已知的特征的描述。本文描述的特征可以以不同的形式实施，并且不被解释为限于本文描述的示例。相反，提供本文描述的示例仅为说明实施本文描述的方法、装置和或系统的许多可能方式中的一些，这些方法、装置和或系统在理解了本申请的公开内容后将是明显的。在整个说明书中，当诸如层、区或基板的元件被描述为“在...上”、“连接至”或“耦接至”另一元件时，其可以直接“在另一元件上”、“连接至另一元件”或“耦接至另一元件”，或者可以存在介于其间的一个或更多个其他元件。相反，当一个元件被描述为“直接在另一元件上”，“直接连接至另一元件”或“直接耦接至另一元件”时，其间不可以介入其他元件。如本文所使用的，术语“和或”包括相关所列项中的任意两个或更多个中的任意一个以及任意组合。尽管在本文中可以使用诸如“第一”、“第二”和“第三”的术语来描述各种构件、部件、区、层或部分，但是这些构件、部件、区、层或部分不受这些项限制。相反，这些术语仅用于区分一个构件、部件、区、层或部分与另一构件、部件、区、层或部分。因此，在不脱离示例的教导的情况下，本文描述的示例中所称的第一构件、部件、区、层或部分也可以被称为第二构件、部件、区、层或部分。为便于描述，可以在本文中使用如“上方”、“上”、“下方”和“下”的空间相关术语以描述如附图中示出的一个元件与另一元件的关系。除了附图中描绘的取向之外，这样的空间相关术语旨在涵盖器件在使用或操作中的不同取向。例如，如果附图中的器件翻转，则相对于另一元件被描述为“上方”或“上”的元件将相对于另一元件在“下方”或“下”。因此，根据器件的空间取向，术语“上方”涵盖上方和下方取向二者。器件还可以以其他方式例如，旋转90度或其他取向定向，并且这里使用的空间相关术语被相应地解释。这里使用的术语仅用于描述各种示例，并不用于限制本公开内容。冠词“一”、“一个”和“该”旨在也包括复数形式，除非上下文另有明确指示。术语“包括”、“包含”和“具有”指定所陈述的特征、数量、操作、构件、元件和或其组合的存在，但并不排除存在或添加一个或更多个其他特征、数量、操作、构件、元件和或其组合。由于制造技术和或公差，附图中所示形状可能发生变化。因此，本文描述的示例不限于附图中示出的具体形状，而是包括在制造期间发生的形状变化。本文描述的示例的特征可以以各种方式进行组合，这在理解了本申请的公开内容后将变得明显。此外，尽管本文描述的示例具有各种配置，但是在理解本申请的公开内容之后明显的是其他配置是可以的。如本文使用的诸如“第一导电类型”和“第二导电类型”的表达可以指相反的导电类型，例如N导电类型和P导电类型，并且本文中使用这样的表达描述的示例也包括互补示例。例如，其中第一导电类型是N并且第二导电类型是P的示例包括其中第一导电类型是P并且第二导电类型是N的示例。在整个说明书中，术语“附近”旨在表示另一元件“附近”的给定元件与其附近的另一元件直接接触，或者该另一元件不一定与其附近的给定元件直接接触，而是与其附近的给定元件非常接近，即使一个或更多个中间元件将在彼此“附近”的元件分开亦如此。这些示例提供了一种半导体器件，其使用非对称LDD结构和阱结构来改善半导体器件的源极和漏极之间的导通状态电阻Rdson的特性。另外，这些示例提供了一种用于通过在栅极制造过程之后基于相同的非对称掩模图案形成阱区和LDD区来以相对低的成本制造半导体器件的方法。这样的方法能够减少半导体器件中使用的掩模的数量。这些示例提供了如下半导体器件的结构：其涉及调整阱区或源极-漏极区，以减小有效沟道长度并由此降低阈值电压并且还改善闩锁特性。这些示例还提供了将晕圈区添加至漏极以防止穿通的半导体器件的结构。这些示例还提供了邻接源极和块体以减小半导体器件的长度和间距的尺寸的半导体器件的结构。使用这样的结构是因为不需要在源极和块体抽头之间具有隔离区。该示例还提供了如下半导体器件的结构：其包括在源极区中附加地形成阱区和LDD区，或者替选地在阱区中形成源极区和漏极区以相应地减小沟道长度。这些示例还提供了如下半导体器件的结构：其中类似于高电压器件，至N+P+型区的多边缘的距离Ld被增加或延伸，以增加器件的击穿电压并且在各种操作电压下使用该器件。随后，参考图1至图14进一步描述具有各种效果的示例。使用示例性N型结构示出图1至图14。在P型结构的示例中，与N型结构相比掩模反向匹配，使得虽然以类似的方式提供示例的一部分，但是使用互补的不同类型的掺杂剂。图1是示出NMOS半导体器件的俯视图的示例的图。NMOS半导体器件的示例包括布置在基板10上的P型基板区15、第一P型阱区131和第二P型阱区132、布置在P型基板区15上的源极区151、布置在第二P型阱区132上的漏极区152、以及布置在第二P型阱区132上的栅电极120。如图1的示例所示，栅电极120的一部分与第二P型阱区132交叠。栅电极120的其余部分与P型基板区15交叠。源极区151和第二P型阱区132被布置成彼此分开。另外，第二P型阱区132被布置成从漏极区152横向延伸至源极区151，并且被布置成大于栅电极120的长度的至少一半。第二P型阱区132布置成与栅电极120的长度的50％至90％交叠。NMOS半导体器件还包括布置在第二P型阱区132中的第一P型块体区161和第二P型块体区162。NMOS半导体器件还包括与第一P型块体区161接触的阱接触插塞181、与源极区151接触的源极接触插塞182、与漏极区152接触的漏极接触插塞183、以及与栅电极120接触的栅极接触插塞184。NMOS半导体器件还包括与源极区151接触的第一沟槽隔离部111和第二沟槽隔离部112。在图1的示例中，漏极区152具有与源极区151的面积相同或相似的面积。就面积而言，漏极区152和源极区151具有对称结构。例如，P型基板区15具有与基板10相同的浓度。P型基板区15是基板10的一部分。因此，在这样的示例中，基板10是P型导电的。图2是图1的NMOS半导体器件的沿线2-2'的示例的截面图。如图2的示例所示，NMOS半导体器件的示例包括布置在基板10中的第一P型阱区131和第二P型阱区132。第一P型阱区131和第二P型阱区132彼此间隔开。因此，在第一P型阱区131与第二P型阱区132之间布置有P型基板10。在第一P型阱区131与第二P型阱区132之间布置有N型源极区151。另外，在第二P型阱区132中布置有N型LDD区142和漏极区152。在第二P型阱区132上布置有栅绝缘层121和栅电极120。在栅电极120的侧部上布置有第一间隔物171和第二间隔物172中的每个。栅电极120与第二P型阱区132部分地交叠。N型源极区151和第二P型阱区132彼此分开布置。第二P型阱区132从漏极区152朝向N型源极区151横向地布置，并且布置成大于栅电极120的长度的至少一半。此外，第二P型阱区132被布置成与栅电极120的长度的50％至90％交叠。在N型源极区151附近不形成LDD区。NMOS半导体器件还包括布置在第一P型阱区131中的第一P型块体区161和布置在第二P型阱区132中的第二P型块体区162。NMOS半导体器件还包括布置在漏极区152附近的晕圈区148。更详细地，栅绝缘层121和栅电极120布置在基板10上。N型源极区151和漏极区152中的每个布置在栅电极120附近。非对称LDD区即N型LDD区142被布置成从漏极区152延伸。相对于栅电极120非对称的第二P型阱区132包围N型漏极区152和非对称N型LDD区142。源极区151与P型基板区15接触，其中P型基板区15与基板10相同。如图2的示例所示，第二P型阱区132被布置成比源极区151更靠近N型漏极区152。如图2的示例所示，栅电极120的长度对应于Lg。与栅电极120交叠的第二P型阱区132的长度对应于Lpw，即交叠长度。交叠率是LpwLg*100，指的是与栅电极交叠的第二P型阱区132的长度相对于栅电极120的长度的百分比。例如，交叠率可以保持在50％至90％的范围内的值，但交叠率不限于特定的比率。例如，当交叠率为50％时，如果栅电极120的长度即Lg为0.35um，则交叠长度为0.175um，并且如果Lg为10um，则交叠长度相应地为5um。在这样的示例中，有效沟道长度减小到长度的一半，因此阈值电压Vth减小并且漏极电流Idsat增加。当交叠率变低时，阱电阻的大小相应地变小，所以称为特定导通电阻的Rdson也减小。建立沟道配置并确定阈值电压Vth的因素是阱的浓度。交叠值越小，第二P型阱区132的尺寸相应地越小。因此，如上所述，交叠越少，第二P型阱区132的浓度越小。因此，也产生使n+漏极区152更大的效果。作为实际的结果，通过遵循这样的示例，获得减小有效沟道长度的效果。如图2的示例所示，经由晕圈离子注入工艺在n+漏极区152附近形成晕圈区148。根据替选技术，晕圈区148防止可能由比一般晶体管更小的减小的沟道长度导致的穿通效应。这样的穿通效应会产生问题，因为会以其他方式增加输出电导并限制半导体器件的最大工作电压。图3是以与图2中相同的方式的图1的NMOS半导体器件的沿线2-2'的另一示例的截面图。图3示出了可以调整源极区151、漏极区152、以及与栅电极120交叠的对应于Lpw的第二P型阱区132的长度。对应于Lpw的第二P型阱区132的长度是对应于Lg的栅电极120的长度的90％。这样的长度扩展或延伸至源极区151。第二P型阱区132的与栅电极120交叠的部分扩展的程度越大，第二P型阱区132的与栅电极120交叠的区域的尺寸越大。因此，栅电极120下方的第二P型阱区132的区域的尺寸越大，电极的漂移电阻越大。因此，Idsat减少。因为第二P型阱区132具有比P型基板10更高的掺杂浓度，所以需要更多的能量以使电子在半导体器件中移动。相反，随着第二P型阱区132的区域的尺寸变小，Vth减小，Rdson减小，并且Idsat相应地增加，遵循与上述相对应的基本原理。如图3的示例所示，源极区151和漏极区152同时延伸或者任一区单独延伸。半导体器件特性可以根据源极区151的长度SA和漏极区152的长度SB而变化。SA和SB影响Vth、Idsat等，因为源极区151和漏极区152之间的电阻值根据SA和SB所假设的值而变化。同时，当电特性的目标值轻微改变时，方便的是调整SA和SB而非将离子注入浓度调整至与期望的电特性对应的目标值。调整SA和SB是优选的，因为调整离子注入浓度可能具有副作用或影响其他器件或半导体器件的其他部分的操作或结构。如图3的示例所示，漏极区152的长度对应于SB。在这样的示例中，SB从第二间隔物172的边缘开始至隔离部112的边缘。也就是说，替选地，SB指从第二间隔物172的边缘到漏极区152的边缘的宽度或长度。图4是NMOS半导体器件的另一示例的截面图。类似于图2的示例，这是图1的沿线2-2'的另一示例。在图4的示例中，第一P型阱区131与源极区151交叠。第一P型阱区131与扩展源极区151交叠。在该示例中，可以调整第一P型阱区131的宽度。第一P型阱区131的一部分与源极区151的底侧交叠。交叠长度也可以被调整。作为调整交叠长度的结果，第一P型阱区有助于降低半导体器件的闩锁特性。闩锁特性是可能破坏半导体器件正常功能的短路类型，并且避免闩锁效应有助于保持半导体器件的操作完整性。图5是NMOS半导体器件的另一示例的截面图。如图5的示例所示，第一P型块体区161被布置成与N型源极区151接触。也就是说，第一块体区161和源极区151彼此邻接。另外，第一块体区161布置成在第一P型阱区131中。第二沟槽隔离部112布置成与漏极区152接触并布置在第二P型阱区132中。在这样的示例中，在源极区151和块体抽头之间无需任何隔离区，所以长度相应地减小。此外，在这种结构中，半导体器件的间距尺寸减小，因此在减小芯片尺寸要求方面是有利的。图6是NMOS半导体器件的另一示例的截面图。如图6的示例所示，半导体器件还包括N型阱区138和P型LDD区149。在图6的示例中，N型阱区138布置在第一P型阱区131和第二P型阱区132之间。另外，在这样的示例中，P型LDD区149布置在N型阱区138中。N型阱区138可以产生减小沟道长度的效果。这样的区是其中本应布置P型阱区但相反N型阱区被布置的区。以这样的方式配置半导体使得可以更快速地接通半导体器件。因此，在这样的示例中，发生减小沟道长度的效果。例如，通过注入硼B+离子掺杂剂来布置这样的示例中的P型LDD区149。然而，如上面进一步讨论的，当如在替选技术中那样施加N型阱区而不形成P型LDD区149时，可能发生穿通。为此，在设置N型阱区时布置P型LDD区149。在NMOS半导体器件的示例中，N型阱区138和P型LDD区149二者被布置。相反，在PMOS半导体器件的情况下，P型阱区和N型LDD区被布置，其以相应的方式使掺杂剂类型反转。因此，N型阱区138被布置成与第二P型阱区132间隔开。因为在低成本工艺中不执行退火中驱动过程，所以N型阱区138被布置成与第二P型阱区132间隔开。然而，在加入热处理的情形中，N型阱区138被布置成接触第二P型阱区132，导致可能的掺杂剂扩散。由于本公开内容的示例旨在描述低成本半导体的结构，所以N型阱区138被布置与第二P型阱区132间隔开。P型LDD区149被布置成从源极区151延伸。N型阱区138包围N型源极区151和P型LDD区149。在这样的示例中，P型LDD区149被布置成接触源极区151。图7是NMOS半导体器件的另一示例的截面图。图7示出了如下半导体器件的示例：其中与图6的示例中所示的不同，N型阱区138被第一P型阱区131和第二P型阱区132完全包围。第一P型阱区131布置在基板10中并且还布置在源极区151下方。第二P型阱区132布置在基板10中并且包围漏极区152。第一P型阱区131与第二P型阱区132接触。第一P型阱区131和第二P型阱区132布置在N型阱区138下方。在图7的示例中，N型源极区151和P型LDD区149布置在N型阱区138中。另外，在这样的示例中，栅绝缘层121和栅电极120布置在第二P型阱区132和N型阱区138上。图8是示出根据另一示例的NMOS半导体器件的平面图的图。与图1的示例相比，图8的示例中示出的示例结构涉及如下示例：其中漏极区152的面积大于源极区151的面积，并且漏极区152和源极区151是非对称的。这样的非对称结构旨在用于中电压器件而不是低电压器件。例如，这样的非对称结构潜在地用于其中漏极电压为4V至20V或具有其他范围的各种产品和技术。在图8的示例中，NMOS半导体器件包括布置在基板10中的第一P型阱区131和第二P型阱区132。此外，在图8的示例中，源极区151布置在基板10中，漏极区152布置在第二P型阱区132中，并且栅电极120布置在第二P型阱区132上。例如，如图8的示例所示，栅电极120的一部分与第二P型阱区132交叠。栅电极120的其余部分与P型基板区15交叠。源极区151和第二P型阱区132布置成彼此间隔开。第二P型阱区132被布置成从漏极区152向源极区151横向延伸超过对应于栅电极120的一半的部分。第二P型阱区132被布置成与栅电极120交叠达栅电极120的长度的50％至90％。NMOS半导体器件还包括分别布置在第一P型阱区131和第二P型阱区132中的第一P型块体区161和第二P型块体区162。NMOS半导体器件还包括被布置成与源极区151接触的第一沟槽隔离部111和被布置成与第二P型阱区132接触的第二沟槽隔离部112。如图8的示例所示，NMOS半导体器件还包括旨在防止形成硅化物的硅化物阻挡掩模191。发生这样的防止是为了增加漏极区152和栅电极120之间的电阻。由于防止这样的硅化物的形成，在NMOS半导体的源极和漏极之间的击穿电压在这样的示例中增加。如图8的示例所示，布置n+源极-漏极掩模152M以便于如上所述形成源极区151和漏极区152。图9是图8的示例的半导体器件的示例的沿线8-8'的截面图。如图9的示例所示，硅化物阻挡掩模191布置在漏极区152和栅电极120之间，以提高源极和漏极之间的击穿电压。硅化物阻挡掩模191沉积栅电极120的一部分，所以在栅电极120的一部分上不形成硅化物，在N型LDD区142的表面上也不形成硅化物。在其中不布置硅化物阻挡掩模191的漏极区152中，由于在这些区域中缺少硅化物阻挡掩模191而形成钴硅化物、镍硅化物和钛硅化物。因此，在沉积硅化物阻挡材料之后形成硅化物阻挡掩模191。因此，使用硅化物阻挡掩模191作为掩模来执行对硅化物阻挡材料的图案化。这样的图案化的结果在图10中示出。图10是对硅化物阻挡材料图案化之后的NMOS半导体器件的另一示例的截面图。如图10的示例所示，漏极区152不与栅电极120交叠并且布置成与栅电极120间隔开。在NMOS半导体器件中，沉积有覆盖第二间隔物172和N型LDD区142的硅化物阻挡绝缘层192。硅化物阻挡绝缘层192被布置成从栅电极120的一部分连续延伸至基板10的布置在栅电极120和漏极区152之间的部分。因此，硅化物阻挡绝缘层192被布置成延伸至栅电极120的一部分即，第一区。在栅电极120的其余部分即，第二区中形成有硅化物193。在硅化物阻挡掩模191下方存在硅化物阻挡绝缘层。在没有布置硅化物阻挡掩模191的区域中，相应地布置硅化物。NMOS半导体器件还包括与第一P型阱区131接触的阱接触插塞181、与源极区151接触的源极接触插塞182、与漏极区152接触的漏极接触插塞183、以及与栅电极120接触的栅极接触插塞184。在图10的示例中，第一间隔物171和第二间隔物172布置在栅电极120的侧壁上。漏极区152具有Ld的值，就好像是高电压器件。在图10的示例中，Ld表示从栅电极120的边缘到漏极区152的距离。该结构选择导致非对称大倾角LAT器件的击穿电压漏极-源极基板BVDSS以及适用于漏极区152的工作电压Vop的面积的增加。例如，该结构方法用于其中漏极电压为5V至7V或具有其他适当范围的各种产品和技术。图11是示出具有接触插塞的NMOS半导体器件的示例的图。图11与图8的示例类似，不同之处在于在图11的示例中附加地示出接触插头。图11的示例的NMOS半导体器件还包括与第一P型阱区131接触的阱接触插塞181、与源极区151接触的源极接触插塞182、与漏极区152接触的漏极接触插塞183、以及与栅电极120接触的栅极接触插塞184。对图11的示例的其他部分的描述与图8的对应的其他部分的描述类似，并且为了简洁起见而省略。图12至图14是比较当Lpw与Lg的交叠比例为50％A和90％B时半导体器件的特性的曲线图。在图12至图14中示出了对其中Lpw与Lg的交叠比例计算为LpwLg*100为50％和90％的半导体器件的特性进行比较的结果。参考图12至图14中的结果，半导体器件的线性阈值电压Vt.lin、Rdson和漏极电流Idsat根据交叠比例而变化。随着交叠比例变低，Vt.lin和Rdson减小，但Idsat增加。因此，本示例能够通过使用非对称LDD结构和阱结构来减少Rdson。另外，本示例提供了一种通过在栅极制造过程之后基于相同的非对称掩模图案形成阱区和LDD区来以相对低的成本制造半导体器件的方式，其提供了减小在半导体器件中使用的掩模的数量的能力。根据本公开内容的示例，无需制造半导体器件所需的掩模中的两个，因此能够省略替选技术中所需的离子注入过程。因此，半导体器件的制造成本相应地降低。本示例通过调整阱区或源极-漏极区来减小有效沟道长度和阈值电压，并通过增加源极-漏极区下方的阱浓度来提高闩锁特性。本示例通过向漏极添加晕圈区来防止穿通。本示例通过邻接源极和块体来减小半导体器件的长度和间距的尺寸，并且因此不需要在源极和块体抽头之间具有隔离区。本示例通过在源极区中附加地形成阱区和LDD区或者在阱区中形成源极区和漏极区来减少沟道长度。因此，上面给出的示例公开了如下功率半导体的多芯片封装：其通过接合栅电极、源电极和漏电极以降低配线或接线clip的电感和电阻来增加产品的可靠性。虽然本公开内容包括具体示例，但在理解本申请的公开内容后将明显的是，在不脱离权利要求及其等同内容的精神和范围的情况下，可以对这些示例进行形式和细节上的各种改变。本文描述的示例仅被认为是描述性的，而不是为了限制的目的。每个示例中的特征或方面的描述被认为适用于其他示例中的类似特征或方面。如果所描述的技术以不同的顺序执行和或如果所描述的系统、架构、器件或电路中的部件以不同的方式组合，和或被其他部件或其等同内容替换或补充，则可以实现合适的结果。因此，本公开内容的范围不是由详细描述限定，而是由权利要求及其等同内容限定，并且在权利要求及其等同内容的范围内的所有变化都被解释为包括在本公开内容中。

权利要求：1.一种半导体器件，包括：基板；第一P型阱区和第二P型阱区，其布置在所述基板中，其中所述第一P型阱区和所述第二P型阱区彼此间隔开；N型源极区，其布置在所述基板中，其中所述N型源极区布置成与所述第二P型阱区间隔开；N型漏极区，其布置在所述第二P型阱区中；N型LDD区，其布置在所述N型漏极区附近；以及栅绝缘层和栅电极，其布置在所述基板上，其中，所述栅电极与所述第二P型阱区部分地交叠。2.根据权利要求1所述的半导体器件，还包括：隔离区，其布置在所述第一P型阱区和所述N型源极区之间，其中，所述第一P型阱区与所述隔离区接触。3.根据权利要求1所述的半导体器件，其中，所述第二P型阱区从所述N型漏极区向所述N型源极区横向延伸，并且布置成大于所述栅电极长度的至少一半。4.根据权利要求1所述的半导体器件，其中，所述第二P型阱区被布置成与所述栅电极的整个长度的50％至90％交叠。5.根据权利要求1所述的半导体器件，其中，在所述N型源极区附近不布置LDD区。6.根据权利要求1所述的半导体器件，还包括：硅化物阻挡绝缘层，其被布置成从所述栅电极的一部分连续延伸至所述基板的布置在所述栅电极和所述N型漏极区之间的部分。7.根据权利要求1所述的半导体器件，其中，所述N型漏极区被布置成与所述栅电极间隔开。8.根据权利要求1所述的半导体器件，其中，所述第一P型阱区与所述源极区垂直交叠。9.根据权利要求1所述的半导体器件，还包括布置在所述N型漏极区附近的晕圈区。10.根据权利要求1所述的半导体器件，还包括：布置在所述第一P型阱区中的第一P型块体区；以及布置在所述第二P型阱区中的第二P型块体区。11.根据权利要求10所述的半导体器件，其中，所述第一P型块体区与所述N型源极区接触。12.根据权利要求10所述的半导体器件，还包括与所述第一P型块体区接触的阱接触插塞、与所述N型源极区接触的源极接触插塞、与所述N型漏极区接触的漏极接触插塞、以及与所述栅电极接触的栅极接触插塞中的任意两个或更多个中的任意一个或任意组合。13.根据权利要求1所述的半导体器件，还包括与所述N型源极区接触的第一沟槽隔离部以及与所述N型漏极区接触的第二沟槽隔离部。14.根据权利要求1所述的半导体器件，其中，所述N型漏极区具有与所述N型源极区的面积相同或相似的面积。15.一种半导体器件，包括：基板；P型阱区和N型阱区，其布置在所述基板中；N型漏极区，其布置在所述P型阱区中；N型源极区，其布置在所述N型阱区中；P型LDD区，其布置在所述N型阱区中；以及栅绝缘层和栅电极，其布置在所述基板上，其中，所述栅电极与所述P型阱区和所述N型阱区部分地交叠。16.根据权利要求15所述的半导体器件，还包括：N型LDD区，其布置在所述P型阱区中。17.一种半导体器件，包括：基板；第一阱区和第二阱区，其布置在所述基板中，其中所述第一阱区和所述第二阱区彼此间隔开；源极区，其布置在所述基板中，其中所述源极区布置成与所述第二阱区间隔开；漏极区，其布置在所述第二阱区中；LDD区，其布置在所述漏极区附近；以及栅绝缘层和栅电极，其布置在所述基板上，其中，所述栅电极与所述第二阱区部分地交叠。

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