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申请/专利权人：东南大学
摘要：本发明公开了一种双发射乱序RISC‑V处理器后端，主要包括重命名及分配、仲裁及唤醒、读寄存器、发射、写结果和提交共六级流水。该CPU能够实现RV64IM指令集以及RISC‑V特权指令级。CPU的显著特点是针对相关联的指令可以实现流水线唤醒执行，具有较高的IPC；年龄矩阵方式仲裁最老并且操作数就绪的指令，可以确保当前老指令最先调度；写队列顺序，读队列乱序的访存指令执行方式，在错误时采用局部恢复的方法，解决存储器数据冒险问题；乘法器采用基16的Booth‑Wallace算法，除法器采用SRT算法，尽可能降低周期数。该CPU具有高速、低功耗和可扩展的特点，可以添加新指令级执行模块，在面向高性能的领域具有广泛应用。
主权项：1.一种双发射乱序RISC-V处理器后端，其特征在于，所述处理器后端包括：寄存器重命名与分配模块，用于给指令的目的寄存器分配可用的物理寄存器并将指令分配至保留站和重排序缓冲区，读写指令分配到各自的对队列中，唤醒与仲裁模块，用于唤醒各执行组件的就绪指令并选择最老的送入执行流水线中，读寄存器模块，用于从物理寄存器堆和执行结果旁路中获取源操作数值，执行模块，用于对源操作数进行运算操作和访存操作，写结果模块，用于将执行结果写入物理寄存器中，同时在SRAT中释放占用的物理寄存器，置位指令的就绪位，提交模块，用于将指令从流水线中退休，并将分支预测结果反馈给预测模块，同时向写队列提交就绪写指令，在ARAT中更新对应虚拟寄存器的物理寄存器映射。
全文数据：
权利要求：
百度查询： 东南大学 一种双发射乱序RISC-V处理器后端
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