申请/专利权人：武汉泰朴半导体有限公司

申请日：2023-09-19

公开（公告）日：2024-07-05

公开（公告）号：CN117272879B

主分类号：G06F30/32

分类号：G06F30/32

优先权：

专利状态码：有效-授权

法律状态：2024.07.05#授权;2024.01.09#实质审查的生效;2023.12.22#公开

摘要：本发明提供一种全数字时钟生成电路及全数字时钟生成方法，包括一个二选一多选器、一个与门、一个异或门、两个D触发器和两个可配置延时链，通过二选一多选器、一个与门、一个异或门、两个D触发器和两个可配置延时链的配合作用，能够生成周期性的时钟信号，其中，可配置延时链能够调整时钟信号的周期，并且在可配置延时链的等级设定之后，该时钟模块还能够根据芯片PVT的改变调整时钟信号的周期。该全数字时钟生成模块结构简单，面积小，功耗低，不仅可以为芯片提供时钟源，还可以提高芯片的可靠性。特别是在近阈值电压供电的芯片中，该全数字生成模块可很好地跟踪片上的PVT变化，从而保证芯片始终稳定可靠地工作。

主权项：1.一种全数字时钟生成电路，其特征在于，包括一个二选一多选器、一个与门、一个异或门、两个D触发器和两个可配置延时链；所述与门的一个输入端连接Enable信号使能端，另一个输入端连接所述多选器的输出端，所述与门的输出端连接第一可配置延时链的输入端，第一可配置延时链的输出端连接所述异或门的一个输入端，所述异或门的另一个输入端分别连接第二可配置延时链的输出端，以及通过第一反相器连接所述多选器的1输入端，所述多选器的0输入端连接start启动信号，所述多选器的选通端连接第一D触发器的Q端，所述第一D触发器的D端连接1’b1信号，1’b1信号为高电平信号，所述第二可配置延时链连接第二D触发器的Q端，Q端还通过反相器连接D端，第一D触发器的Reset复位端和第二D触发器的Reset复位端均连接外部复位信号，所述第一D触发器的时钟控制端和第二D触发器的时钟控制端均连接所述第二可配置延时链的输出端，所述第二D触发器的Q端通过缓冲器输出周期性的时钟信号，作为数字芯片的时钟源；所述第一可配置延时链和所述第二可配置延时链均包括基础延时链模块和多个可配置的延时链模块，每一个所述可配置的延时链模块搭建在相应的一个二选一多选器的1输入端，多个多选器依次连接，所述基础延时链连接于第一个多选器之前，信号进入所述基础延时链，经过多个多选器后，通过最后一个多选器输出延时后的信号。

全文数据：

权利要求：

百度查询： 武汉泰朴半导体有限公司 一种全数字时钟生成电路及全数字时钟生成方法

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