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申请/专利权人：浙江省北大信息技术高等研究院

摘要：本申请涉及逻辑电路技术领域，特别是涉及一种基于忆阻器的逻辑电路及全加器。所述逻辑电路包括作为输入侧的忆阻器组件、作为负载的忆阻器、预设逻辑器件和作为输出侧的忆阻器；所述作为输入侧的忆阻器组件与所述作为负载的忆阻器串联，所述作为输入侧的忆阻器组件与所述预设逻辑器件连接，所述预设逻辑器件与所述作为输出侧的忆阻器连接；所述作为输入侧的忆阻器组件包括并联的第一忆阻器、第二忆阻器和第三忆阻器。本申请的所述逻辑电路将数据存储与逻辑运算功能结合在一起，提高了电路的灵活性和效率，通过改变电压条件来实现多种逻辑功能，实现了近20种类型的逻辑运算，并能实现高性能的全加器。

主权项：1.一种基于忆阻器的逻辑电路，其特征在于，所述逻辑电路包括作为输入侧的忆阻器组件、作为负载的忆阻器、预设逻辑器件和作为输出侧的忆阻器；所述作为输入侧的忆阻器组件与所述作为负载的忆阻器串联，所述作为输入侧的忆阻器组件与所述预设逻辑器件连接，所述预设逻辑器件与所述作为输出侧的忆阻器连接；所述作为输入侧的忆阻器组件包括并联的第一忆阻器、第二忆阻器和第三忆阻器；所述预设逻辑器件为施密特触发器；所述预设逻辑器件为双稳态电路器件，其中，所述双稳态电路器件包括两个反相器；所述第一忆阻器的顶电极、所述第二忆阻器的顶电极和所述第三忆阻器的顶电极连接，并将该连接后的连接点作为第一控制端；所述第一忆阻器的底电极、所述第二忆阻器的底电极和所述第三忆阻器的底电极连接，并将该连接后的连接点作为公共节点；将所述公共节点与所述作为负载的忆阻器的底电极连接，所述作为负载的忆阻器的顶电极作为第二控制端；其中，所述第一控制端和所述第二控制端用于在所述逻辑电路进行逻辑运算时受控；所述施密特触发器的输入端与所述公共节点连接，所述施密特触发器的输出端与所述作为输出侧的忆阻器的底电极连接，所述作为输出侧的忆阻器的顶电极接地；或，所述施密特触发器的输出端与所述作为输出侧的忆阻器的顶电极连接，所述作为输出侧的忆阻器的底电极接地；在所述逻辑电路进行逻辑真运算、逻辑非运算、逻辑非或运算和逻辑非与运算时，所述作为输出侧的忆阻器的初始阻态是低阻态，所述第二控制端接地。

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权利要求：

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