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申请/专利权人：哈尔滨工业大学

摘要：本发明公开了一种用于加速DeepQ‑Network算法的硬件架构及其设计空间探索方法。硬件架构包括：通用处理器模块负责与外部环境进行交互和实现奖励函数的计算，也负责DeepQ‑Network算法经验池的维护；外部DDR存储器负责DeepQ‑Network算法的经验池的存储；AXI总线接口为通用AXI总线接口结构，负责实现通用处理器与FPGA可编程逻辑模块之间控制信号和数据信号的传递与反馈；TargetQ模块负责实现TargetQ网络的前向推理计算；CurrentQ模块负责实现CurrentQ网络的前向推理和反向传播。本发明在高度优化FPGA硬件架构下，实现DeepQ‑Network算法的实时计算。

主权项：1.一种用于加速DeepQ-Network算法的硬件架构，其特征在于，所述硬件架构包括通用处理器模块和FPGA可编程逻辑模块以及外部DDR存储器，所述FPGA可编程逻辑模块包括AXI总线接口、TargetQ模块、CurrentQ模块、Loss计算模块、模式控制模块、参数存储单元和权重更新单元；所述通用处理器模块负责与外部环境进行交互和实现奖励函数的计算，也负责DeepQ-Network算法经验池的维护；所述外部DDR存储器负责DeepQ-Network算法的经验池的存储；所述AXI总线接口为通用AXI总线接口结构，负责实现通用处理器与FPGA可编程逻辑模块之间控制信号和数据信号的传递与反馈；所述TargetQ模块负责实现TargetQ网络的前向推理计算；所述CurrentQ模块负责实现CurrentQ网络的前向推理和反向传播；所述TargetQ模块和CurrentQ模块均由向量矩阵乘法处理单元VMPU通过先入先出队列FIFO级联组成；所述Loss计算模块负责接收TargetQ模块和CurrentQ模块的前向推理计算结果、计算误差梯度并传递给CurrentQ模块进行反向传播计算；所述模式控制模块对权值初始化、决策和决策学习三种模式进行数据通路控制；所述参数存储单元用于存储DeepQ-Network算法的权重参数和权重梯度参数；所述权重更新单元用于更新训练后的DeepQ-Network算法的权重参数。

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百度查询： 哈尔滨工业大学 一种用于加速Deep Q-Network算法的硬件架构及其设计空间探索方法