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龙图腾网恭喜航天恒星科技有限公司申请的专利一种基于FPGA的系统内部校时系统及其工作方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN119439688B 。

龙图腾网通过国家知识产权局官网在2025-05-06发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202411396572.6，技术领域涉及：G04G7/00；该发明授权一种基于FPGA的系统内部校时系统及其工作方法是由陈茹梅;付连芳;王怀;赵济民;张强;刘朋松设计研发完成，并于2024-10-09向国家知识产权局提交的专利申请。

本一种基于FPGA的系统内部校时系统及其工作方法在说明书摘要公布了：本公开提供了一种基于FPGA的系统内部校时系统，包括上位机软件和FPGA单元，FPGA单元包括外部B码接收模块和依次首尾串接的寄存器、时间值提取模块、内部B码生成模块、内外B码切换模块、时间信息生成模块、系统校时模块；上位机软件的输出端连接至寄存器的输入端；寄存器的输出端分别连接至时间值提取模块的输入端、内部B码生成模块的输入端、内外B码切换模块的输入端，系统校时模块的输出端连接至上位机软件的输入端；外部B码接收模块的输出端连接至内外B码切换模块的输入端。本公开可以解决，在无网络授时和外部统一B码的情况下，引入测量误差所导致实际测试值与理论值差距较大的技术问题。

本发明授权一种基于FPGA的系统内部校时系统及其工作方法在权利要求书中公布了：1.一种基于FPGA的系统内部校时系统，其特征在于，包括相互配合的上位机软件201和FPGA单元，所述FPGA单元包括外部B码接收模块205和依次首尾串接的寄存器202、时间值提取模块203、内部B码生成模块204、内外B码切换模块206、时间信息生成模块207、系统校时模块208；其中，上位机软件201的输出端连接至寄存器202的输入端；寄存器202的输出端分别连接至时间值提取模块203的输入端、内部B码生成模块204的输入端、内外B码切换模块206的输入端；时间值提取模块203的输出端连接至内部B码生成模块204的输入端，内部B码生成模块204的输出端连接至内外B码切换模块206的输入端，内外B码切换模块206的输出端连接至时间信息生成模块207的输入端，时间信息生成模块207的输出端连接至系统校时模块208的输入端，系统校时模块208的输出端连接至上位机软件201的输入端；外部B码接收模块205的输出端连接至内外B码切换模块206的输入端；上位机软件201：初始化上位机、设定系统参数，向所述寄存器202传递所述系统参数；向所述寄存器202传递时间校准信号、B码选择信号和软件本地时间信息；接收并解析所述系统校时模块208的输出时间，并根据解析结果最终对上位机系统的本地时间予以校准；寄存器202：接收并暂存上位机软件201传送的所述系统参数、时间校准信号、软件本地时间信息、B码选择信号，给所述时间值提取模块203传送所述系统参数、时间校准信号和所述软件本地时间信息，给所述内部B码生成模块204传递系统参数，给所述内外B码切换模块206传送所述B码选择信号；时间值提取模块203：首先从寄存器202接收所述系统参数、时间校准信号、软件本地时间信息，然后通过所述时间校准信号对自身进行时间校准，依照所述系统参数将所述软件本地时间信息转化成共32bit的时间编码信息，然后将所述时间编码信息、时间校准信号一并传送给内部B码生成模块204，从而保证了所述时间编码信息、时间校准信号的同步性；其中，所述时间编码信息包括天、时、分、秒信息，天占10bit，时占6bit，分占7bit，秒占6bit，其余位的数据置为0；内部B码生成模块204：首先从时间值提取模块203接收同步的所述时间编码信息、时间校准信号，然后通过所述时间校准信号对自身进行时间校准，将所述时间编码信息转换为形式为串行码元的内部B码，并传送给内外B码切换模块206，从而保证了所述内部B码与所述软件本地时间信息同步；外部B码接收模块205：接收外部B码，并传送给内外B码切换模块206，所述外部B码形式同样为串行码元；内外B码切换模块206：从内部B码生成模块204、外部B码接收模块205分别接收所述内部B码、外部B码，从寄存器202读取所述B码选择信号，依据所述B码选择信号对所述内部B码、外部B码进行择一选择，将选择结果作为结果B码传送给时间信息生成模块207；时间信息生成模块207：将从所述内外B码切换模块206接收的所述结果B码，处理成48bit时间信息并传送给系统校时模块208；所述48bit时间信息中，高32位存储由当天的时、分、秒、毫秒所转换累加成的累积毫秒信息，低16位存储当天的微秒信息；系统校时模块208：将从所述时间信息生成模块207所接收的所述48bit时间信息，作为其的所述输出时间转发给所述上位机软件201，后续供所述上位机软件201接收解析后、以解析结果来对上位机系统的本地时间予以校准，所述48bit时间信息与所述输出时间相同，从而保证整个所述上位机系统、FPGA单元共用同一个所述结果B码。

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