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龙图腾网恭喜广州万协通信息技术有限公司申请的专利基于多算法IP核实现MSI中断处理的高速加解密系统及方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN114817965B 。

龙图腾网通过国家知识产权局官网在2025-03-28发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202210579931.6，技术领域涉及：G06F21/60；该发明授权基于多算法IP核实现MSI中断处理的高速加解密系统及方法是由颜昕明;何军;王亮设计研发完成，并于2022-05-25向国家知识产权局提交的专利申请。

本基于多算法IP核实现MSI中断处理的高速加解密系统及方法在说明书摘要公布了：本发明提供一种基于多算法IP核实现MSI中断处理的高速加解密系统及方法，包括上位机以及通过PCIe3.0通道相连的加密算法芯片，所述加密算法芯片包括PCIe3.0核、DMA模块、密钥控制器、算法控制器、多个算法IP核及其内部的第一存储单元、第二存储单元；本系统在PCIe多算法IP核的应用环境下，解决了上位机中断向量不够,以及MSI中断丢失问题。减少PCIe加解密芯片发出的MSI消息中断的个数，减轻了上位机MSI中断处理负载，提高了系统处理MSI中断的效率,提高了多线程加解密的作业处理效率,大幅提高PCIe加解密板卡性能。

本发明授权基于多算法IP核实现MSI中断处理的高速加解密系统及方法在权利要求书中公布了：1.一种基于多算法IP核实现MSI中断处理的高速加解密系统，其特征在于，包括上位机以及通过PCIe3.0通道相连的加密算法芯片，所述加密算法芯片包括PCIe3.0核、DMA模块、密钥控制器、算法控制器、多个算法IP核及其内部的第一存储单元、第二存储单元，所述DMA模块提供多个通道供加解密数据搬移，所述算法控制器接收上位机下发的加解密命令，并使用加解密命令中的算法IP核进行加解密操作，所述算法IP核内部的第一存储单元和第二存储单元缓存加解密源数据，算法IP核按乒乓方式对第一存储单元和第二存储单元中缓存数据进行加解密操作，所述密钥控制器用于接收上位机下发的密钥、初始化向量，根据命令中指定的算法，产生密钥，以备算法IP核运行时从密钥控制器中获取密钥执行加解密过程；所述算法控制器包括算法控制器内部的中断状态寄存器和算法IP核空闲状态寄存器，根据算法IP核a输出的作业完成状态，即MSI消息中断的硬件信号，算法控制器将PCIe内存空间里的算法IP核空闲状态寄存器对应的比特位X设置成1，表示该算法IP核空闲可用；算法控制器检测到其内部的中断状态寄存器对应的比特位X是高电平时，算法控制器从算法IP核a的MSI中断向量寄存器ALG_KERNEL_MSI_IV_Reg中读出中断向量号并写入MSI消息中断“MessageData”寄存器，为算法IP核a产生相对应的MSI消息中断，通知上位机PCIE驱动已完成加解密操作；所述DMA模块包括8个TX通道和8个RX通道，并且每个DMA通道的选择是由算法控制器确定，即由算法控制器选定某一个DMA通道进行数据的搬移操作；所述算法IP核数量为32个，对任一个算法IP核采用算法IP核a表示，a取值为1，2，…，32；每个算法IP核内有第一存储单元和第二存储单元，用于缓存从PCIE接口读取的加解密源数据，RAM采用简单双口RAM；允许待写入一定数量的加解密源数据到第一存储单元或第二存储单元后，算法控制器即开始读取数据进行加解密工作，并将结果写回到对应的存储单元中；算法控制器控制DMA通道按乒乓方式向每个算法IP核的第一存储单元和第二存储单元输入加解密源数据，以及输出加解密后的结果数据到主机系统的内存中；算法IP核a按乒乓方式对第一存储单元和第二存储单元数据分别进行加解密操作，加解密完成后以硬件信号的方式通知算法控制器。

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