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龙图腾网恭喜西北工业大学申请的专利一种抗多节点翻转的130nmSOI工艺SRAM存储单元电路及其版图结构获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN119380780B 。

龙图腾网通过国家知识产权局官网在2025-03-25发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202411968087.1，技术领域涉及：G11C11/419；该发明授权一种抗多节点翻转的130nmSOI工艺SRAM存储单元电路及其版图结构是由赵晓冬;张洵颖;崔媛媛;张海金;杨帆设计研发完成，并于2024-12-30向国家知识产权局提交的专利申请。

本一种抗多节点翻转的130nmSOI工艺SRAM存储单元电路及其版图结构在说明书摘要公布了：本发明公开了一种抗多节点翻转的130nmSOI工艺SRAM存储单元电路及其版图结构，存储单元电路结构至少包括：上拉电路结构与下拉电路结构连接构成两个反相互连锁存结构，用于使多节点保持稳定，堆叠晶体管电路结构，采用PMOS晶体管堆叠构成存储节点，使单元电路可以抗多节点翻转，在产生干扰的情况下使存储节点上的逻辑状态恢复正常，存取管用于连接单元电路的字线及位线，尾晶体管用于降低静态功耗及提高写入读取速率，利用P型晶体管堆叠产生的两个节点可以有效应对多节点翻转，在产生干扰的情况下使存储位上的逻辑状态恢复正常，提高了辐照环境下SRAM存储器的抗翻转能力。

本发明授权一种抗多节点翻转的130nmSOI工艺SRAM存储单元电路及其版图结构在权利要求书中公布了：1.一种抗多节点翻转的130nmSOI工艺SRAM存储单元电路结构，其特征在于，所述存储单元电路结构至少包括：上拉电路结构、下拉电路结构、堆叠晶体管电路结构、存取管及尾晶体管；所述上拉电路结构与所述下拉电路结构连接构成两个反相互连锁存结构，用于使多节点保持稳定；所述堆叠晶体管电路结构，采用PMOS晶体管堆叠构成存储节点，使单元电路可以抗多节点翻转，在产生干扰的情况下使存储节点上的逻辑状态恢复正常，其中，堆叠晶体管电路结构包括第五PMOS晶体管、第六PMOS晶体管、第七PMOS晶体管、第八PMOS晶体管；所述第七PMOS晶体管、第八PMOS晶体管分别构成第一存储节点和第二存储节点的堆叠结构；所述第五PMOS晶体管、第六PMOS晶体管分别构成第三存储节点和第四存储节点的堆叠结构；存取管用于连接单元电路的字线及位线，所述存取管包括第一NMOS晶体管和第二NMOS晶体管；尾晶体管采用第七NMOS晶体管，其用于降低静态功耗及提高写入读取速率；所述上拉电路结构包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管；所述下拉电路结构包括第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管；所述第一PMOS晶体管和所述第二PMOS晶体管分别为所述第一存储节点和所述第二存储节点的上拉结构，所述第五NMOS晶体管和所述第六NMOS晶体管分别为所述第一存储节点和所述第二存储节点的下拉结构；所述第三PMOS晶体管、第四PMOS晶体管分别为所述第三存储节点和所述第四存储节点的上拉结构，所述第三NMOS晶体管、第四NMOS晶体管分别为所述第三存储节点和所述第四存储节点的下拉结构；所述第一PMOS晶体管、所述第二PMOS晶体管、所述第三PMOS晶体管、所述第四PMOS晶体管的源极均连接电源VDD，所述第一PMOS晶体管的漏极连接所述第二PMOS晶体管的栅极、所述第五PMOS晶体管的栅极以及所述第七PMOS晶体管的源极并构成第一存储节点，所述第二PMOS晶体管的漏极连接所述第一PMOS晶体管的栅极、所述第六PMOS晶体管的栅极以及所述第八PMOS晶体管的源极并构成第二存储节点，所述第四PMOS晶体管的漏极连接所述第六PMOS晶体管的源极，所述第三PMOS晶体管的漏极连接所述第五PMOS晶体管的源极，所述第六PMOS晶体管的漏极连接所述第三PMOS晶体管的栅极、所述第二NMOS晶体管的源极、所述第三NMOS晶体管的栅极、所述第四NMOS晶体管的漏极以及所述第六NMOS晶体管的栅极并构成第三存储节点，所述第五PMOS晶体管的漏极连接所述第四PMOS晶体管的栅极、第一NMOS晶体管的源极、所述第四NMOS晶体管的栅极、所述第三NMOS晶体管的漏极以及第五NMOS晶体管的栅极并构成第四存储节点，所述第八PMOS晶体管的漏极连接所述第六NMOS晶体管的漏极，所述第七PMOS晶体管的漏极连接所述第五NMOS晶体管的漏极，所述第四NMOS晶体管的源极以及第三NMOS晶体管的源极均连接所述第七NMOS晶体管的漏极，所述第六NMOS晶体管的源极、所述第五NMOS晶体管的源极及所述第七NMOS晶体管的源极均连接GND；所述第二NMOS晶体管的栅极、所述第一NMOS晶体管的栅极均连接字线WL，所述第二NMOS晶体管的漏极连接位线BL，所述第一NMOS晶体管的漏极连接位线BLB，所述第八PMOS晶体管的栅极连接字位线WBLB，所述第七PMOS晶体管的栅极连接字位线WBL，所述第七NMOS晶体管的栅极连接写字线WWL。

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