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龙图腾网恭喜西安赫至创芯信息科技有限公司申请的专利一种低复杂度1比特信号解码器及其设计方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN112436823B 。

龙图腾网通过国家知识产权局官网在2025-03-14发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202011419084.4，技术领域涉及：H03H17/02；该发明授权一种低复杂度1比特信号解码器及其设计方法是由谷秋琳设计研发完成，并于2020-12-07向国家知识产权局提交的专利申请。

本一种低复杂度1比特信号解码器及其设计方法在说明书摘要公布了：一种低复杂度1比特信号解码器及其设计方法，解码器包括计数器模块、固定减法模块、M个解码器子模块以及输出控制信号产生模块；计数器模块输入复位信号与时钟信号，M个解码器子模块组成并行运算处理单元，M‑1个固定减法模块一一对应的设置在计数器模块与解码器子模块之间，相邻解码器子模块的地址数值相差L；M个解码器子模块的数据输入均为1比特的数字信号流，使能端均连接输出控制信号产生模块，输出均为N比特的数字信号流。本发明还提供了一种低复杂度1比特信号解码器的设计方法。本发明具有极低的复杂度和功耗，适合高速数据的处理，能够以集成电路的形式实现，适用于高带宽的信号处理。

本发明授权一种低复杂度1比特信号解码器及其设计方法在权利要求书中公布了：1.一种低复杂度1比特信号解码器，其特征在于：包括一个计数器模块、M-1个固定减法模块、M个解码器子模块以及一个输出控制信号产生模块，M为整数且M≥1；计数器模块输入复位信号与频率为Fs的时钟信号，M个解码器子模块组成并行运算处理单元，M-1个固定减法模块一一对应的设置在计数器模块与第2至M个解码器子模块之间；第一个解码器子模块直接采集计数器模块输出的值作为地址输入，M-1个固定减法模块对计数器模块输出的地址分别减去（j-1）L发送给第2至M个解码器子模块作为地址输入，2≤j≤M，L为整数且L≥1，使相邻解码器子模块的地址数值相差L；M个解码器子模块的数据输入均为1比特的数字信号流，使能输出端均连接输出控制信号产生模块，数据输出均为N比特的数字信号流；解码器子模块包括查找表模块，计数器模块对输入的时钟信号的上升沿进行计数，当复位信号的上升沿到来时，计数器模块开始从0到M*L-1循环计数，计数值作为查号表的地址送给查找表模块；查找表包含L*M个地址，每个地址上存贮的数据为一个K比特的数据；解码器子模块包括K比特加法器，查找表的输出端根据前级计数器产生的地址来输出相应的K比特数值，该K比特数值根据当前输入数据是比特0即低电平还是比特1即高电平，来选择是将查找表的K比特数值直接输出给K比特加法器还是将其相反数输出给K比特加法器；或者，使用两个查找表，两个表的内容为相反数，两个表的地址输入端连接相同的计数器模块输出信号，根据输入数据流当前值是比特0还是比特1，来选择将哪一个表的输出值送到K比特加法器；解码器子模块还包括使能脉冲产生模块，K比特加法器依次经过K比特寄存器、位宽变换模块以及N比特寄存器输出N比特数据流；使能脉冲产生模块在查找表的地址输入为0时产生一个宽度为1Fs的正脉冲，这个脉冲被用来对K比特加法器进行清零操作，也被用于作为N比特寄存器的使能信号，同时也作为解码器子模块的输出使能信号；计数器模块和查找表模块能够在不同的解码器子模块之间复用以减少复杂度。

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