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摘要：本申请提供了一种星载重轨干涉SAR系统相位检测同步系统及方法，包括FPGA芯片、时钟缓冲器和多个ADC芯片；时钟缓冲器被配置为将生成的采样时钟分路至多个ADC芯片，多个ADC芯片之间保持相位同步，其中，采样时钟由输入的外部参考时钟经第一锁相环倍频后生成；FPGA芯片内配置有级联的信号输入模块和相位检测模块，信号输入模块被配置为分别采样由外部输入的参考时钟和由主ADC芯片输入的数据时钟，并基于数据时钟输出对应相位值，相位检测模块根据相位值进行相位检测和判断，控制输出目标相位值。本申请可对400MHz的数据时钟实现相位检测，该系统无需更高时钟频率去检测，且实现方法不需要占用较大资源。

主权项：1.一种星载重轨干涉SAR系统相位检测同步系统，其特征在于：包括FPGA芯片、时钟缓冲器和多个ADC芯片；所述时钟缓冲器被配置为将生成的采样时钟分路至多个所述ADC芯片，多个所述ADC芯片之间保持相位同步，其中，所述采样时钟由输入的外部参考时钟经第一锁相环倍频后生成；所述FPGA芯片内配置有级联的信号输入模块和相位检测模块，所述信号输入模块被配置为分别采样由外部输入的参考时钟和由主ADC芯片输入的数据时钟，并基于所述数据时钟输出对应相位值，所述相位检测模块根据所述相位值进行相位检测和判断，控制输出目标相位值，其中，一所述ADC芯片作为主ADC芯片，用于与所述FPGA芯片进行信号交互；所述信号输入模块内设置有第二锁相环、第三锁相环、第一D触发器和第二D触发器，其中，所述第二锁相环、所述第一D触发器和所述第二D触发器构成第一信号输入电路，所述第三锁相环、所述第一D触发器和所述第二D触发器构成第二信号输入电路；主ADC芯片输出的数据时钟经所述第二锁相环倍频后，分别输入至所述第一D触发器和所述第二D触发器，以作为D触发器的数据输入；参考时钟经所述第三锁相环倍频后，分别输入至所述第一D触发器和所述第二D触发器，以作为所述第一D触发器和所述第二D触发器的采样时钟；所述相位检测模块被配置为检测D触发器输出的相位值，并根据所述相位值判断所述数据时钟对应的相位状态，将当前的所述相位状态与第一次系统上电时数据时钟对应的相位状态做对比，响应于两相位状态相同，将当前的所述相位状态作为目标相位值输出。

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