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摘要：本发明涉及聚类时钟链数据以减少测试时间。测试电路系统包括扫描压缩器，该扫描压缩器从n个输入引脚接收n个扫描输入位并压缩那些位以在z个扫描链之间分发，其中z小于n。扫描解压缩器从扫描链接收测试响应数据并解压缩测试响应数据，从而重建n个扫描输出位。OCC基于从时钟链接收的时钟位生成测试时钟，测试时钟操作扫描链和时钟链。时钟链从其中m个输入引脚接收m个时钟链输入位，m小于n，并将时钟位提供给OCC以生成测试时钟。测试电路系统对IC执行测试。每个测试与由OCC基于时钟位的给定集合生成的测试时钟相关联。与由OCC基于时钟位的相同给定集合生成的测试时钟相关联的测试是在时钟位的该相同给定集合的单次加载之后执行的。
主权项：1.一种用于集成电路的测试电路系统，包括：扫描解压缩器，被配置为从n个输入引脚接收n个扫描输入位并且解压缩n个扫描输入位以便在z个扫描链之间作为测试数据分发，其中z大于n；扫描压缩器，被配置为从z个扫描链接收测试响应数据并压缩测试响应数据以重建n个扫描输出位；片上时钟控制器OCC，被配置为基于从时钟链接收到的时钟位生成测试时钟信号，该测试时钟信号被配置为操作z个扫描链和时钟链；其中时钟链被配置从n个输入引脚中的m个输入引脚接收m个时钟链输入位，其中m小于n，并且将时钟位提供给OCC以生成测试时钟信号；控制电路系统，被配置为控制测试电路系统对集成电路执行多个测试，每个测试与由OCC基于时钟位的给定集合已经生成的测试时钟信号相关联；以及其中与由OCC基于时钟位的相同给定集合已经生成的测试时钟信号相关联的所述多个测试中的测试是在时钟位的该相同给定集合的单次加载之后执行的。
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百度查询： 意法半导体国际公司 聚类时钟链数据以减少测试时间
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