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摘要：本发明公开了一种氧化物半导体2T0CDRAM非易失性断电测试电路及验证方法，属于信息材料与器件技术领域。本发明测试电路包括氧化物半导体2T0CDRAM单元、传输门、输入数据缓冲器、电流模式灵敏放大器和自举写入字线驱动器，在氧化物半导体2T0CDRAM单元写入操作后，通过传输门的形式，引入了高阻节点，实现了氧化物半导体2T0CDRAM单元的完全断电及与外部电路的隔离。本发明可以很好地对氧化物半导体2T0CDRAM单元进行非易失性测试与验证，从而拓宽了氧化物半导体2T0CDRAM非易失性的应用范围，对其在后摩尔时代的发展具有重要意义。

主权项：1.一种氧化物半导体2T0CDRAM非易失性断电测试电路，其特征在于，2T0CDRAM单元分别连接4个传输门，其中，2T0CDRAM单元的RBL端口与第一传输门的OUT端口连接，第一传输门的IN端口与电源连接，第一传输门的VEN端口与Vsense信号连接，第一传输门的VEN*端口与Vsense*信号连接，2T0CDRAM单元的RWL端口与第二传输门的IN端口连接，第二传输门的OUT端口与电流模式灵敏放大器的IIN端口连接，第二传输门的VEN端口与Vsense信号连接，第二传输门的VEN*端口与Vsense*信号连接；电流模式灵敏放大器的PEQ*与PEQ*信号连接，VDD与电源连接，PEQ与PEQ信号连接，VASEN*与VASEN*信号连接，VSAEN与VSAEN信号连接，CSAEN*与CSAEN*信号连接，SA、SA*端口为输出端口，2T0CDRAM单元的WWL端口与第四传输门的OUT端口连接，第四传输门的IN端口与自举写入字线驱动器的OUT端口连接，第四传输门的VEN端口与Vwrite信号连接，第四传输门的VEN*端口与Vwrite*信号连接；自举写入字线驱动器的VDD端口与电源连接，Phase端口与Phase信号连接，DEC*端口与WWL*Bus信号连接，DEC端口与WWLBus信号连接，2T0CDRAM单元的WBL端口与第三传输门的OUT端口连接，第三传输门的IN端口与输入数据缓冲器的DOUT*端口连接，第三传输门的VEN端口与Vwrite信号连接，第三传输门的VEN*端口与Vwrite*信号连接，输入数据缓冲器的的VDD端口与电源连接，DATA端口与WBLBus信号连接，TRAP*端口与TRAP*信号连接，EN*端口与EN*信号连接。

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