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摘要：本发明实施例提供一种脉冲产生电路，包括：逻辑处理电路、NAND闸电路和反向延迟电路；逻辑处理电路的至少一个输入端接收时钟信号CLK，至少另一个输入端接收反向延迟电路反馈的时钟信号CLKO，输出端连接NAND闸电路的一个输入端；NAND闸电路的一个输入端接收时钟信号CLK，另一个输入端与逻辑处理电路的输出端连接，NAND闸电路的输出端与反向延迟电路的输入端连接；反向延迟电路的输入端与NAND闸电路的输出端连接，至少一个输出端与逻辑处理电路的至少一个输入端连接。本发明实施例通过将时钟信号CLKO回授到输入端来增加整体电路的延迟时间，实现脉冲宽度增大。

主权项：1.一种脉冲产生电路，其特征在于，包括：逻辑处理电路、NAND闸电路和反向延迟电路；所述逻辑处理电路包括两个输入端和一个输出端，其中一个输入端用于接收时钟信号CLK，另一个输入端用于接收所述反向延迟电路反馈的时钟信号CLKO，所述逻辑处理电路的输出端连接所述NAND闸电路的一个输入端；所述NAND闸电路包括两个输入端和一个输出端，其中所述两个输入端中的一个输入端用于接收所述时钟信号CLK，另一个输入端与所述逻辑处理电路的输出端连接，用于接收所述逻辑处理电路输出的时钟信号CLKB，所述NAND闸电路的输出端与所述反向延迟电路的输入端连接；所述反向延迟电路包括一个输入端和至少一个输出端，所述反向延迟电路的输入端与所述NAND闸电路的输出端连接，用于接收所述NAND闸电路输出的时钟信号CLK1，所述反向延迟电路的至少一个输出端与所述逻辑处理电路的至少一个输入端连接；其中所述逻辑处理电路还包括晶体管M11、M12、M13和至少一个M14，所述晶体管M11为PMOS，晶体管M12、M13、M14为NMOS，其中当所述M14为多个时，多个M14串联连接；串联连接的多个M14中的第一个M14的漏极与所述反向延迟电路的输出端连接，最后一个M14的源极与晶体管M12的栅极连接，且每个M14的栅极与时钟信号CLK连接；晶体管M11的栅极与时钟信号CLK连接，源极与电源连接，漏极与晶体管M12的漏极连接；晶体管M12的源极与晶体管M13的漏极连接；晶体管M13的栅极与时钟信号CLK连接，源极与地连接。

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