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摘要：本发明公开了一种矩阵乘法加速器，涉及数字电路技术领域。所述矩阵乘法加速器包括有第一读数据总线、第二读数据总线、第一读地址总线、第二读地址总线、写数据总线、写地址总线、寄存单元、读数据控制单元、乘加计算单元和逻辑控制单元，并通过它们的通信连接关系及协作，可以基于硬件电路实现矩阵乘法运算目的，由此在将整个矩阵乘法加速器集成到MCU芯片内部后，软件只需进行初始化配置以及输入待相乘的两矩阵数据，就可以自动完成矩阵乘法，中途无需CPU参与，进而可以减少CPU资源开销，并大幅度缩短计算所需时间，解决现有MCU在进行矩阵乘法运算时所存在速度慢和所需时间长的问题，便于实际应用和推广。

主权项：1.一种矩阵乘法加速器，其特征在于，包括有第一读数据总线、第二读数据总线、第一读地址总线、第二读地址总线、写数据总线、写地址总线、寄存单元、读数据控制单元、乘加计算单元和逻辑控制单元，其中，所述第一读数据总线用于连接第一存储器的数据总线接口，所述第一读地址总线用于连接所述第一存储器的地址总线接口，所述第一存储器用于存储为M×K矩阵的第一矩阵数据，所述第二读数据总线用于连接第二存储器的数据总线接口，所述第二读地址总线用于连接所述第二存储器的地址总线接口，所述第二存储器用于存储为K×N矩阵的第二矩阵数据，所述写数据总线用于连接第三存储器的数据总线接口，所述写地址总线用于连接所述第三存储器的地址总线接口，所述第三存储器用于存储为M×N矩阵的第三矩阵数据，M、K和N分别表示正整数；所述寄存单元包括有第一地址寄存器、第二地址寄存器、第三地址寄存器、固定数值寄存器和多个控制参数寄存器，其中，所述第一地址寄存器连接所述第一读地址总线并用于缓存第一读地址，所述第二地址寄存器连接所述第二读地址总线并用于缓存第二读地址，所述第三地址寄存器连接所述写地址总线并用于缓存写地址，所述固定数值寄存器用于缓存数值M、K和N，所述控制参数寄存器用于缓存控制参数；所述读数据控制单元，分别连接所述第一读数据总线、所述第二读数据总线和所述乘加计算单元，用于在启动矩阵乘法任务后，周期性地通过所述第一读数据总线从所述第一存储器中读取位于所述第一矩阵数据中且被由所述第一读地址总线输出的读地址指示的k个同行矩阵元素，以及还周期性地通过所述第二读数据总线从所述第二存储器中读取位于所述第二矩阵数据中且被由所述第二读地址总线输出的读地址指示的k个同列矩阵元素，并将读取结果传送至所述乘加计算单元，其中，k表示正整数且为K的约数；所述乘加计算单元，分别连接所述逻辑控制单元和所述写数据总线，用于周期性地对来自所述读数据控制单元的所述k个同行矩阵元素及所述k个同列矩阵元素进行矩阵相乘计算，并使当前累加值自加矩阵相乘计算结果，然后在所述逻辑控制单元发现所述k个同行矩阵元素为所属行的最末数据和或所述k个同列矩阵元素为所属列的最末数据时，先将所述当前累加值作为在所述第三矩阵数据中的某个矩阵元素，并通过所述写数据总线写入到所述第三存储器中且被由所述写地址总线输出的写地址指示的某个存储位置，然后将所述当前累加值初始化为零；所述逻辑控制单元，连接所述寄存单元，用于在启动矩阵乘法任务后，根据在所述寄存单元中的当前缓存值，通过在进行所述矩阵相乘计算后更新在所述第一地址寄存器、所述第二地址寄存器、所述第三地址寄存器和所述多个控制参数寄存器中的缓存值的方式，使所述矩阵乘法任务顺利完成。

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