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申请/专利权人：上海芯炽科技集团有限公司

摘要：本发明公开一种快速锁定锁相环电路，属于集成电路领域。本发明将参考时钟REF_CK和PLL反馈时钟FB_CK产生的相位差信号经过DFF触发器同步后做逻辑异或运算得到加速信号LPFSW，通过加速信号LPFSW控制环路滤波器的开关MOS管M0决定MID和VCTRL_S两端电压短接与否。当LPFSW＝1时，将MID和VCTRL_S短接，加速二者的逼近，同时靠电阻R3和电容C2所形成的小RC对VCTRL_S做一定程度的滤波，避免VCTRL_S波动太大，既保证VCTRL_H的稳定性，又加快VCTRL_L和VCTRL_H的建立，从而达到缩短PLL锁定时间的效果。

主权项：1.一种快速锁定锁相环电路，其特征在于，包括：鉴相器，产生相位差信号；DFF触发器，对相位差信号重新同步；异或门，根据重新同步的相位差信号产生加速信号，以控制环路滤波器的两端短接；所述环路滤波器包括开关MOS管、第一电阻、第二电阻、第三电阻、第一电容和第二电容；开关MOS管的漏端同时连接第二电阻的第二端和第三电阻的第一端，开关MOS管的栅端连接加速信号，源端同时连接第一电阻的第二端和第一电容的第一端；第一电阻的第一端连接第二电阻的第一端，第三电阻的第二端连接第二电容的第一端；第二电容的第二端连接第一电容的第二端；所述鉴相器根据参考时钟REF_CK和PLL反馈时钟FB_CK产生相位差信号UP、DN；所述DFF触发器的数量有两个，第一个DFF触发器连接相位差信号UP和参考时钟REF_CK，对相位差UP重新同步；第二个DFF触发器连接相位差信号DN和PLL反馈时钟FB_CK，对相位差DN重新同步；所述异或门的两个输入端分别连接第一个DFF触发器的输出Q端和第二个DFF触发器的输出Q端，根据重新同步的相位差信号产生加速信号；第二电阻+第三电阻*第二电容的值远远大于第一电阻*第一电容，并且第二电阻远远大于第三电阻；当加速信号＝1时，会将MID和VCTRL_S短接在一起，加速二者的稳定，同时第三电阻和第二电容构成的小RC滤波器对VCTRL_S做滤波，避免VCTRL_S波动太大，在锁相环锁定过程中VCTRL_H一直逼近VCTRL_L信号，当锁相环完成锁定时VCTRL_H＝VCTRL_L，其中VCTRL_H是电压信号VCTRL_L经过第二电阻、第三电阻和第二电容所组成滤波器滤波后的电压信号，MID是电压信号VCTRL_L经过第一电阻和第一电容所组成滤波器滤波后的电压信号，VCTRL_S是电压信号VCTRL_L经过第二电阻和第三电阻分压后的电压信号；通过快速锁定锁相环电路，加快锁相环锁定，根据鉴相器产生的相位差信号经过异或产生加速信号来控制环路滤波器的两端电压短接与否，当将MID和VCTRL_S短接，使二者迅速逼近到相同电压值，加速二者的稳定，同时VCTRL_S经过第三电阻和第二电容的滤波避免VCTRL_S波动太大，保证VCTRL_H的稳定性，缩短锁相环的锁定时间。

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