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申请/专利权人：意法半导体国际有限公司

摘要：本公开涉及使用原始振荡器和锁频环来加速锁频环的锁定时间。公开了一种将锁定环快速锁定的方法，包括接收具有输入频率的输入信号，以及生成具有中频的中间信号，该中频旨在等于输入频率和期望频率的几何平均值，但不相等。估计期望输出频率除以中频的结果以产生第一分频器值。激活利用可控振荡器的第一锁定环。将第一锁定环的分频器值设置为第一分频器值，以及将中间信号提供给第一锁定环，使得当第一锁定环达到锁定时，可控振荡器产生期望频率。当第一锁定环达到锁定时，激活利用可控振荡器的第二锁定环，停用第一锁定环，以及停止生成中间信号。

主权项：1.一种对锁定环进行锁定的方法，包括：接收具有输入频率的输入信号；生成具有中频的中间信号，所述中频旨在等于所述输入频率和期望输出频率的几何平均值，但实际上不等于所述输入频率和所述期望输出频率的所述几何平均值；估计所述期望输出频率除以所述中频的结果，以产生第一锁定环分频器值；激活利用可控振荡器的第一锁定环；将所述第一锁定环的分频器值设置为所述第一锁定环分频器值，并且将所述中间信号作为输入提供给所述第一锁定环，使得当所述第一锁定环达到锁定时，所述可控振荡器产生具有所述期望输出频率的输出信号；以及当所述第一锁定环达到锁定时，激活利用所述可控振荡器的第二锁定环，停用所述第一锁定环，并且停止生成所述中间信号。

全文数据：使用原始振荡器和锁频环来加速锁频环的锁定时间技术领域本公开涉及锁定环电路领域，并且特别地涉及用于通过使用具有较低环路分频器值的锁频环以将锁相环的可控振荡器设置为期望输出频率来加速具有高环路分频器值的锁相环的锁定时间的技术和电路。背景技术诸如锁相环电路等锁定环电路是无线电、无线和电信技术的基本部件。锁相环PLL是一种生成具有与输入信号的相位相关的相位的输出信号的控制系统。现在参考图1描述采样PLL。PLL50包括可变频率振荡器58这里是电压控制振荡器VCO、分频器60、相位频率检测器PFD52、电荷泵54和环路滤波器56。VCO58生成周期信号Fout，并且分频器60对输出信号Fout的频率进行分频以产生信号Fdiv。相位频率检测器52将该信号Fdiv的相位与参考周期信号Fref的相位进行比较，并且基于该相位比较来生成用于电荷泵54的控制信号UP、DN。当信号Fref的相位超前于信号Fdiv的相位时，控制信号UP被确立为逻辑高，而控制信号DN保持在逻辑低，并且在电荷泵54的输出处的电压Vp增加。相反，当信号Fref的相位滞后于信号Fdiv的相位时，控制信号DN被确立为逻辑高，而控制信号UP保持在逻辑低，并且电压Vp不改变。当信号Fref的相位和信号Fdiv的相位相匹配时，UP和DN都不会被确立为逻辑高。从电荷泵54输出的电压Vp被用于通过使电压Vp通过环路滤波器56来生成用于VCO58的控制信号Vc，环路滤波器56通常是用于提取电压Vp的低频内容的低通滤波器。VCO58响应于控制信号而调节输出信号Fout的相位和频率。当UP被确立时，控制信号Vc的电压增加并且Fout的频率也增加。相反，当DN被确立时，控制信号Vc的电压降低并且Fout的频率也降低。由于信号Fref的相位不能既超前且滞后于信号Fdiv的相位，相位频率检测器52将不会同时确立UP和DN。除了同步信号之外，PLL50还可以跟踪输入频率，或者可以生成作为输入频率的倍数或分数的频率。这种锁相环广泛用于无线电、电信、计算机和其他电子应用中。它们可以用于向解调信号的电路提供输入，从嘈杂的通信信道恢复信号，生成输入频率的倍数处的稳定的频率频率合成，或者在诸如微处理器等数字逻辑电路中分配精确定时的时钟脉冲。由于单个集成电路可以提供完整的锁相环构建块，锁相环广泛用于现代电子设备中，其输出频率从几分之一赫兹到几千兆赫兹。在一些情况下，可能期望锁相环乘以大约几十千赫兹的相对低的参考频率Fref至大约几十兆赫兹的相对高的输出频率Fout。虽然存在能够执行该功能的锁相环，但是实现这种锁相环电路的锁定的时间约为1毫秒，这对于需要快速唤醒时间的某些应用而言可能太长。因此，需要对PLL电路进行进一步的开发工作。发明内容提供本概要是为了介绍将在以下详细描述中进一步描述的一系列概念。本概要不旨在标识所要求保护的主题的关键或必要特征，也不旨在用于帮助限制所要求保护的主题的范围。本文中公开了各种实施例，一些实施例是设备方面，一些实施例是方法方面。第一实施例涉及一种方法，其包括接收具有输入频率的输入信号，以及生成具有中频的中间信号，该中频旨在等于输入频率和期望输出频率的几何平均值，但实际上不等于输入频率和期望输出频率的几何平均值。估计期望输出频率除以中频的结果以产生第一锁定环分频器值。激活利用可控振荡器的第一锁定环。将第一锁定环的分频器值设置为第一锁定环分频器值，以及将中间信号作为输入提供给第一锁定环，使得当第一锁定环达到锁定时，可控振荡器产生具有期望输出频率的输出信号。当第一锁定环达到锁定时，激活利用可控振荡器的第二锁定环，停用第一锁定环，以及停止生成中间信号。在某些情况下，可以通过对在输入频率中的中频的周期数进行计数、以及将由第二锁定环使用的第二锁定环分频器值除以该计数来估计期望输出频率除以中频的结果。在另一实施例中，一种电路具有接收具有输入频率的参考信号的输入、以及被配置为生成中间信号的振荡器，该中间信号具有的频率旨在等于输入频率和期望输出频率的几何平均值。该电路包括校准逻辑，该校准逻辑被配置为对在输入频率的一个周期内的中间信号的实际频率的周期数进行计数，以及通过将环路分频数除以计数来生成新的环路分频数，环路分频数乘以输入频率将产生期望输出频率。该电路还包括锁定环电路，锁定环电路具有电流控制振荡器CCO以及耦合到电流控制振荡器的锁频环FLL部分，FLL部分接收中间信号和新的环路分频数作为输入，并且被配置为引起CCO生成FLL输出信号，FLL输出信号具有的输出频率接近或等于期望输出频率。锁定环电路的锁相环PLL部分耦合到CCO并且引起CCO生成PLL输出信号，PLL输出信号具有的频率等于期望输出频率并且PLL输出信号具有的相位被锁定到参考信号的相位。控制电路可以在启动阶段接通FLL部分和振荡器，等待FLL锁定，使得由CCO生成的FLL输出信号的频率等于期望输出频率，并且当FLL锁定时，将PLL耦合到CCO并且关断FLL和振荡器。校准逻辑可以接收参考信号和中间信号作为输入，对在输入频率中的中间信号的实际频率的周期数进行计数，以及输出该计数。校准逻辑还可以接收计数和环路分频数，以及生成新的环路分频数作为环路分频数除以计数。在另一实施例中，一种电路包括：接收具有输入频率的参考信号的输入；被配置为生成中间信号的振荡器，中间信号具有的频率旨在是输入频率和期望输出频率的几何平均值；可控振荡器；以及被配置为生成用于可控振荡器的振荡器控制信号的振荡器控制电路。锁相环PLL耦合到输入和振荡器控制电路，并且PLL利用可控振荡器以及控制振荡器控制电路以引起输入频率乘以PLL环路分频数。校准逻辑耦合到输入和振荡器，并且被配置为对在输入频率中的中间信号的实际频率的周期数进行计数，以及通过将PLL环路分频数除以计数来生成新的环路分频数。锁频环FLL耦合到校准逻辑，并且利用可控振荡器以及控制振荡器控制电路以引起中间信号的频率乘以FLL环路分频数。当FLL实现锁定时，开关将PLL耦合到振荡器控制电路。可控振荡器可以是电流控制振荡器CCO。另外，振荡器和FLL可以被配置为在开关将PLL耦合到振荡器控制电路之后被关断。PLL可以是数字PLL，并且FLL可以是数字FLL。另外，振荡器控制电路可以至少部分包括数模转换器DAC。FLL可以生成用于DAC的数字控制字作为输出。在FLL实现锁定时，校准逻辑可以闭合开关，启用PLL，禁用振荡器，并且禁用FLL。在初始启动阶段，校准逻辑可以禁用PLL，断开开关，启用振荡器，并且启用FLL。另一方法实施例涉及一种操作锁相环PLL的方法。该方法包括接收具有参考频率的针对PLL的参考信号，以及生成具有在参考频率与PLL的输出信号的期望输出频率之间的中间参考频率的中间参考信号。该方法进一步包括将中间参考信号传递到锁频环FLL，该FLL被配置为从中间参考信号生成具有期望输出频率的中间输出信号，从而引起锁频环的可控振荡器被设置为产生期望输出频率。最后，该方法包括将FLL的可控振荡器耦合到PLL，以及激活PLL以引起PLL生成具有期望输出频率的输出信号。又一方法实施例涉及一种加速具有第一环路分频器值的锁相环PLL的锁定时间的方法。该方法包括使用具有低于第一环路分频器值的第二环路分频器值的锁频环FLL来将可控振荡器的输出频率设置为PLL的输出信号的期望输出频率，将可控振荡器耦合到PLL，激活PLL，以及停用FLL。附图说明图1是利用电荷泵的通用锁相环的示意性框图。图2是根据本公开的锁相环以及用于配置由锁相环使用的振荡器的数字锁频环的示意性框图。具体实施方式下面将描述一个或多个实施例。这些描述的实施例仅是实现技术的示例，如所附权利要求单独定义的。另外，为了提供集中描述，可能不在说明书中描述实际实现的不相关特征。参考图2，现在描述电路100。电路100包括锁相环PLL102，PLL102接收具有输入频率Fref的输入信号101和具有反馈频率Fdiv的反馈信号作为输入。期望PLL102乘以输入频率Fref以产生输出信号111，输出信号111具有的输出频率Foutput等于期望频率Fdesired。如本领域技术人员所理解，由PLL中的环路分频器114使用的除法因子FDIV确定乘法因子。因此，除法因子FDIV等于FdesiredFref。为了使得32KHz的样本输入频率Fref产生72MHz的期望频率，除法因子Fdiv因此将是2250。虽然PLL102能够以该除法因子进行操作，但是到达锁定为了使得Foutput等于Fdesired的时间大约是1毫秒。这对于某些应用而言是不期望的，因为大约100μs的锁定时间将是优选的。因此，发明人已设计了以下方案以利用数字锁频环116数字FLL来将由PLL102使用的电流控制振荡器CCO112快速地设置为期望频率Fdesired，以便能够更快地锁定PLL102。采用原始振荡器118来生成中间信号113，中间信号113具有中频Fint，该中频Fint旨在等于输入频率Fref和期望输出频率Fdesired的几何平均值。然而，原始振荡器118不是理想的，并且因此中间信号113的频率Fint将实际上不等于该几何平均值。中间信号113被提供给数字校准逻辑120，数字校准逻辑120对在输入频率Fref的一个周期中出现的中间信号113的周期数进行计数，并且通过将该计数除以针对PLL102的除法因子FDIV来生成除法因子FDIV2。除法因子FDIV2作为信号115提供给数字FLL116，数字FLL116生成用于控制电压电流转换器110的控制信号119，电压电流转换器110又生成用于控制电流控制振荡器112的CCO控制信号109。电压电流转换器110包含与NMOS晶体管N1成电流镜关系的多个NMOS晶体管Nn，并且控制信号119选择电压电流转换器110的多少个NMOS晶体管Nn被导通。数字FLL116对在由原始振荡器118产生的中间信号113的频率Fint中的输出信号111的输出频率Foutput的周期数进行计数，并且将该计数与FDIV2进行比较。基于该比较，数字FLL116生成用于电压电流转换器110的控制信号119，电压电流转换器110又调节CCO控制信号109。当在中间信号113的频率Fint中的输出信号111的输出频率Foutput的周期数等于FDIV2时，数字FLL116已被锁定。此时，数字FLL116中的逻辑电路启用相位频率检测器PFD104、电荷泵106和环路滤波器108，并且闭合开关S1以将环路滤波器108的输出107短接到电压电流转换器110。此外，此时，数字FLL116中的逻辑电路关断原始振荡器118和数字FLL116，从而消除了功耗。由于开关S1闭合，将环路滤波器108的输出107短接到电压电流转换器110，PLL102现在有效，并且控制电压电流转换器110从而生成适当的CCO控制信号109以实现PLL锁定。由于PLL102的操作开始于CCO112已经设置为期望频率Fdesired，PLL102的锁定快速发生。由于FDIV2远小于FDIV，用于数字FLL116锁定的时间远小于在没有已将CCO112预设置为Fdesired的数字FLL116的情况下PLL102将花费的时间。考虑电路100的操作示例，其中期望PLL102从32KHz输入信号Fref产生72MHz输出信号Fdesired。NDIV＝FdesiredFref＝72MHz32KHz＝2250。因此，针对PLL102的NDIV是2250。输入频率32KHz和期望输出频率72MHz的几何平均值被计算为但可以使用的近似，其在这里将被计算为假定为了示例，中间信号113的频率Fint变为1.2MHz而不是～1.5MHz，数字校准逻辑120将Fint除以输入频率Fref，其在这里将是1.2MHz32KH＝37.5。然后，FDIV2被计算为FDIV2＝FDIV37.5＝225037.5＝60。然后，将FDIV2值60传递给数字FLL116。由于60远小于2250，如上所述，数字FLL116快速达到锁定。虽然已经关于有限数目的实施例描述了本公开，但是受益于本公开的本领域技术人员将理解，可以设想不脱离本文中公开的本公开内容的范围的其他实施例。因此，本公开的范围仅受所附权利要求的限制。

权利要求：1.一种方法，包括：接收具有输入频率的输入信号；生成具有中频的中间信号，所述中频旨在等于所述输入频率和期望输出频率的几何平均值，但实际上不等于所述输入频率和所述期望输出频率的所述几何平均值；估计所述期望输出频率除以所述中频的结果，以产生第一锁定环分频器值；激活利用可控振荡器的第一锁定环；将所述第一锁定环的分频器值设置为所述第一锁定环分频器值，并且将所述中间信号作为输入提供给所述第一锁定环，使得当所述第一锁定环达到锁定时，所述可控振荡器产生具有所述期望输出频率的输出信号；以及当所述第一锁定环达到锁定时，激活利用所述可控振荡器的第二锁定环，停用所述第一锁定环，并且停止生成所述中间信号。2.根据权利要求1所述的方法，其中所述期望输出频率除以所述中频的结果通过对在所述输入频率中的所述中频的周期数进行计数、以及将由所述第二锁定环使用的第二锁定环分频器值除以该计数来被估计。3.一种电路，包括：输入，接收具有输入频率的参考信号；振荡器，被配置为生成中间信号，所述中间信号具有的频率旨在等于所述输入频率和期望输出频率的几何平均值；校准逻辑，被配置为：对在所述输入频率的一个周期内的所述中间信号的实际频率的周期数进行计数；以及通过将环路分频数除以所述计数来生成新的环路分频数，所述环路分频数在被乘以所述输入频率时将产生所述期望输出频率；以及锁定环电路，包括：电流控制振荡器CCO；锁频环FLL部分，耦合到所述电压控制振荡器，接收所述中间信号和所述新的环路分频数作为输入，并且被配置为引起所述CCO生成FLL输出信号，所述FLL输出信号具有的输出频率接近或等于期望输出频率；锁相环PLL部分，耦合到所述CCO并且被配置为引起所述CCO生成PLL输出信号，所述PLL输出信号具有的频率等于所述期望输出频率，并且所述PLL输出信号具有的相位被锁定到所述参考信号的相位。4.根据权利要求3所述的电路，进一步包括控制电路，所述控制电路在启动阶段被配置为：导通所述FLL部分和所述振荡器；等待所述FLL锁定，使得由所述CCO生成的所述FLL输出信号的频率等于所述期望输出频率；以及当所述FLL锁定时，将所述PLL耦合到所述CCO并且关断所述FLL和所述振荡器。5.根据权利要求3所述的电路，其中所述校准逻辑被配置为：接收所述参考信号和所述中间信号作为输入，对在所述输入频率中的所述中间信号的所述实际频率的周期数进行计数，并且输出所述计数；以及接收所述计数和所述环路分频数，并且生成作为所述环路分频数除以所述计数的新的环路分频数。6.一种电路，包括：输入，接收具有输入频率的参考信号；振荡器，被配置为生成中间信号，所述中间信号具有的频率旨在是所述输入频率和期望输出频率的几何平均值；可控振荡器；振荡器控制电路，被配置为生成用于所述可控振荡器的振荡器控制信号；锁相环PLL，耦合到所述输入和所述振荡器控制电路，所述PLL利用所述可控振荡器并且控制所述振荡器控制电路以引起所述输入频率乘以PLL环路分频数；校准逻辑，耦合到所述输入和所述振荡器，所述校准逻辑被配置为对在所述输入频率中的所述中间信号的实际频率的周期数进行计数，并且通过将所述PLL环路分频数除以所述计数来生成新的环路分频数；锁频环FLL，耦合到所述校准逻辑，所述FLL利用所述可控振荡器并且控制所述振荡器控制电路以引起所述中间信号的频率乘以FLL环路分频数；以及开关，当所述FLL实现锁定时，将所述PLL耦合到所述振荡器控制电路。7.根据权利要求6所述的电路，其中所述可控振荡器是电流控制振荡器CCO。8.根据权利要求6所述的电路，其中所述振荡器和所述FLL被配置为在所述开关将所述PLL耦合到所述振荡器控制电路之后被关断。9.根据权利要求6所述的电路，其中所述PLL包括数字PLL。10.根据权利要求6所述的电路，其中所述FLL包括数字FLL。11.根据权利要求10所述的电路，其中所述振荡器控制电路至少部分地包括数模转换器DAC；并且其中所述FLL生成用于所述DAC的数字控制字作为输出。12.根据权利要求6所述的电路，其中在所述FLL实现锁定时，所述校准逻辑闭合所述开关，启用所述PLL，禁用所述振荡器，并且禁用所述FLL。13.根据权利要求6所述的电路，其中所述校准逻辑在初始启动阶段禁用所述PLL，断开所述开关，启用所述振荡器，并且启用所述FLL。14.一种操作锁相环PLL的方法，包括：接收具有参考频率的用于所述PLL的参考信号；生成中间参考信号，所述中间参考信号具有的中间参考频率在所述参考频率与所述PLL的输出信号的期望输出频率之间；将所述中间参考信号传递到锁频环FLL，所述FLL被配置为从所述中间参考信号生成具有所述期望输出频率的中间输出信号，从而引起所述锁频环的可控振荡器被设置为产生所述期望输出频率；以及将所述FLL的所述可控振荡器耦合到所述PLL，并且激活所述PLL以引起所述PLL生成具有所述期望输出频率的所述输出信号。15.根据权利要求14所述的方法，其中生成所述中间参考信号，使得所述中间参考频率是所述参考频率与所述期望输出频率之间的几何平均值。16.一种加速具有第一环路分频器值的锁相环PLL的锁定时间的方法，所述方法包括：使用具有低于所述第一环路分频器值的第二环路分频器值的锁频环FLL来将可控振荡器的输出频率设置为所述PLL的输出信号的期望输出频率；将所述可控振荡器耦合到所述PLL；以及激活所述PLL并且停用所述FLL。17.根据权利要求16所述的方法，进一步包括：使用振荡器生成中间参考信号，所述中间参考信号具有的中间参考频率在所述PLL的所述输出信号的所述期望输出频率与作为输入而馈送到所述PLL的参考信号的参考频率之间；设置所述第二环路分频器值，使得所述中频乘以所述第二环路分频器值产生所述期望输出频率；以及将所述中间参考信号提供给所述FLL。18.根据权利要求16所述的方法，其中所述中间参考频率是所述参考频率与所述期望输出频率之间的几何平均值。

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