买专利卖专利找龙图腾，真高效！ 查专利查商标用IPTOP,全免费！专利年费监控用IP管家,真方便！

申请/专利权人：英特尔公司

摘要：提供用于将修改后的数据从第一存储器清除到持久性第二存储器的一种装置、系统和方法。耦合到第一存储器的第一存储器控制器包括至少一个RAS控制器，其读取第一存储器中的地址范围。响应于从功率控制单元接收到命令，调用至少一个RAS控制器以从第一存储器从针对RAS控制器指定的至少一个地址范围读取数据。第二存储器控制器将确定为修改后的从第一存储器读取的数据传输到第二存储器。响应于RAS控制器完成读取地址范围，第一存储器控制器向功率控制单元发送信号以指示，针对RAS控制器指定的地址范围中的修改后的数据被清除到第二存储器。

主权项：1.一种用于将修改后的数据从易失性第一存储器清除到持久性第二存储器的装置，所述装置与第一存储器、第二存储器、处理器和功率控制单元进行通信，所述装置包括：第一存储器控制器，其耦合到第一存储器并且包括至少一个可靠性、可用性和可服务性RAS控制器，其中每个RAS控制器读取第一存储器中的地址范围；以及第二存储器控制器，其耦合到第二存储器，所述第二存储器包括非易失性存储器；其中第一存储器控制器和第二存储器控制器操作以：响应于第一存储器控制器从功率控制单元接收到命令，调用至少一个RAS控制器以从第一存储器从针对RAS控制器指定的至少一个地址范围读取数据；由第二存储器控制器确定从第一存储器读取的数据是否包括修改后的数据；由第二存储器控制器将确定为修改后的从第一存储器读取的数据传输到第二存储器；以及响应于RAS控制器完成读取地址范围中的数据，由第一存储器控制器向功率控制单元发送信号以指示，针对RAS控制器指定的地址范围中的修改后的数据被清除到第二存储器。

全文数据：用于将修改后的数据从易失性存储器清除到持久性第二存储器的装置、系统和方法技术领域[0001]本文所述实施例总体涉及用于将修改后的数据从易失性存储器清除flush到持久性第二存储器的装置、系统和方法。背景技术[0002]在典型的计算机系统中，操作系统或应用可以直接访问系统存储器，或者可以通过更快但更小的高速缓存访问系统存储器。高速缓存存储器通常使用不同的存储器技术，并且具有好得多的性能特性。在该高速缓存层次结构中，高速缓存对软件不可见，并且完全由用于高速缓存和主系统存储器之间的数据移动的硬件来处理。高速缓存有时被称为第一级存储器，并且主系统存储器被称为第二级存储器。附图说明[0003]参考附图通过示例的方式描述实施例，所述附图没有按比例绘制，其中相同的标号指代相似的元件。[0004]图1图示包括存储器控制器以及第一和第二级存储器的系统的实施例。[0005]图2图示集成存储器控制器的实施例。[0006]图3图示可靠性、可用性和可服务性RAS控制器地址范围的实施例。[0007]图4图示用于配置集成存储器控制器中的RAS控制器以读取地址范围的操作的实施例。[0008]图5图示由功率控制单元发起断电序列并且向存储器控制器发信号的操作的实施例。[0009]图6图示处理来自功率控制单元的清除命令的操作的实施例。[0010]图7图示由集成存储器控制器中的RAS控制器执行以读取第一存储器中的地址的操作的实施例。[0011]图8图示由第二级存储器控制器执行以处理由RAS控制器读取的数据的操作的实施例。[0012]图9图示由功率控制单元执行以处理来自集成存储器控制器的已经关于高速缓存地址区域执行了清除的消息的操作的实施例。具体实施方式[0013]在应用直接访问模式中，应用可以直接将数据写入持久性非易失性存储器或储存器，并且可以将针对该持久性非易失性存储器的数据高速缓存在诸如易失性存储器的第一级存储器设备中。为了将第一级存储器设备中的修改后的数据清除到持久性第二级存储器，主机操作系统可以向第一级存储器设备中的存储器位置发出命令，以将在第一级存储器设备中高速缓存的修改后的或脏dirty数据写入持久性第二级存储器设备。操作系统暴露于持久性第二级存储器设备的地址空间，但不直接访问来自持久性第二级存储器的数据。而是，操作系统将在第一级高速缓存存储器设备中访问来自持久性第二级存储器的数据，并且硬件管理第一级和第二级存储器设备之间的数据传输。[0014]在本领域中存在对于用于管理第一级存储器和第二级存储器以改进系统性能的改进技术的需要。[0015]所描述的实施例提供了在执行关断或其他断电序列之前将数据从第一级存储器或高速缓存清除到持久性储存器的技术。某些系统使操作系统从第一级存储器读取修改后的数据以写出到持久性储存器，这可能需要大量的处理资源和功率。在系统故障期间，组件可以靠电池功率运行以清除存储器，并且读取来自第一级存储器或高速缓存的脏的数据并将数据写出到持久性储存器所需的处理器资源可能是耗时和耗电的。[0016]所描述的实施例执行第一级存储器的读取以清除存储器控制器内的修改后的数据以传输到持久性储存器。使用存储器控制器利用比处理器核读取和写出修改后的数据更少的功率，这节省了电池功率，以允许在功率丧失事件的情况下的完整关断序列。在存储器控制器中试下清除通过利用现有的硬件设计和在正常存储器控制器操作期间以其他方式用于正常功能的流程来减少清除操作的时间和功率消耗。[0017]在下面的描述中，阐述了诸如逻辑实现、操作码、指定操作数的部件、资源划分共享复制实现、系统组件的类型和相互关系以及逻辑划分集成选择的许多具体细节，以便提供对本发明的更透彻理解。然而，本领域技术人员将领会，可以在没有这些具体细节的情况下实践本发明。在其它情况下，控制结构、门级电路和完全软件指令序列未被详细示出，以免混淆本发明。利用所包括的描述，本领域普通技术人员将能够实现适当的功能而没有过度的实验。[0018]说明书中对“一个实施例”、“实施例”、“示例性实施例”等的引用指示所描述的实施例可以包括特定特征、结构或特性，但是每个实施例可能不一定包括所述特定特征、结构或特性。此外，这样的短语不一定是指相同的实施例。某些实施例涉及存储设备电子组装件。实施例包括用于形成电子组装件的设备和方法。[0019]图1图示系统100的实施例，该系统100包括中央处理单元CPU封装102、第一存储器104、第二存储器106、用于管理硬件组件的系统初始化的初始化固件108例如基本输入操作系统BIOS、输入输出（IO设备110,诸如输入控制件例如键盘、鼠标、触摸屏）、显示监视器、存储设备等；用于向系统1〇〇的组件供应功率的电源112以及用于在来自电源112的功率被中断的情况下向CPU封装102中的组件供应功率的电池114。[0020]包括一个或多个集成电路管芯的CPU封装102可以包括处理器核120、用于管理功率相关和关断操作的功率控制单元122,以及用于管理对第一存储器104和第二存储器106的访问的存储器控制器124。存储器控制器124可以管理第一存储器104作为针对第二存储器106的高速缓存，其中，第一存储器可包括比第二存储器106更小、更快的存取存储器。在两级存储器实施例中，存储器控制器124管理第一存储器104作为对第二存储器106的高速缓存，第一存储器104可以被称为近存储器或第一级存储器，第二存储器1〇6可被称为远存储器或第二级存储器，使得来自处理器核120的读取和写入请求被直接引导到第二存储器106中的存储器地址，并被高速缓存在第一存储器104中以供更快的访问。包括一个或多个总线接口的总线接口126可以提供CPU封装102中的组件和系统100中的其它组件诸如初始化固件1〇8和IO!又备110乙间的通信。总线接口12e可以包括在处理器12〇内部的处理器总线、构造fabric、环或网状架构。[0021]存储器控制器124可以包括构造到存储器控制器丨28,用来管理处理器核12〇与第二存储器106之间的通信;第二级存储器控制器130,用于处理来自处理器核12〇的请求以及用于在第一存储器104中尚速缓存针对第二存储器1〇6的数据，并且通过该构造到存储器控制器128管理到第二存储器106的数据和请求的传输;集成存储器控制器132,用于管理对第一存储器104的访问；以及缓冲器134,用于缓冲在第一1〇4和第二1〇6存储器以及处理器核120之间传输的数据。集成存储器控制器132可以包括一个或多个可靠性、可用性和服务RAS控制器136,用于读取在指定针对每个RAS控制器136的一个或多个地址范围的高速缓存区域138中定义的第一存储器104中的数据。在正常操作模式期间，ras控制器136连续地通读在针对RAS控制器136的高速缓存区域138中定义的第一存储器1〇4中的地址区域以对所读取的数据执行错误校正，如果必要的话。在某些实施例中，RAS控制器136可以包括巡逻刷洗引擎，以读取和校正存储器地址处的数据。在电力关断或故障期间调用的持久性高速缓存清除操作f旲式中，RAS控制器136可以在第一存储器104中读取其高速缓存区域138中的数据，以将脏的、即修改后的数据清除到第二存储器106。[0022]功率控制单元122维持存储器通道寄存器140,使得当RAS控制器136清除或读取针对其高速缓存区域138中识别的一个或多个存储器通道的所有地址时，ras控制器136将消息发送到g率控制单元122。当从RAS控制器136或存储器控制器124接收到以下消息、即作为持久性高速缓存清除操作的部分而由RAS控制器136读取针对一个或多个存储器通道的所有地址时，该功率控制单元I22更新对应于已经由RAS控制器136读取清除的存储器通道的存储器通道寄存器140,以指示该存储器通道已被清除。对于到第一存储器104中的存储器设备或存储器管芯的每一个存储器通道，在寄存器140中可以有一个寄存器，如图2所示。[0023]初始化固件108维持RAS控制器地址范围300,以配置针对每个RAS控制器136的高速缓存区域138,因此用地址范围I38配置RAS控制器136,以在刷新和清除操作期间进行读取。[0024]在图1的实施例中，存储器控制器124被集成在CPU封装102中。在替代实施例中，存储器控制器124可以实现在CPU封装102外部的单独的集成电路管芯中。此外，存储器控制器124的组件，诸如集成存储器控制器132、第二存储器级控制器130和构造到存储器控制器128可以实现在相同集成电路封装或单独的集成电路设备中。[0025]在一个实施例中，第一存储器104可以包括一个或多个易失性存储器设备，该易失性存储器设备包括需要功率来维持由介质存储的数据的状态。易失性存储器的非限制性示例可以包括各种类型的随机存取存储器RAM，诸如动态随机存取存储器DRAM、双列直插式存储器模块①IMM、同步动态随机存取存储器SDRAM等。在特定实施例中，存储器组件的DRAM可符合由JEDEC颁布的标准，诸如用于DDRSDRAM的JESD79F、用于DDR2SDRAM的JESD79-2F、用于DDR3SDRAM的JESD79-3F、用于DDR4SDRAM的JESD79-4A、用于低功率DDRLPDDR的JESD209、用于LPDDR2的JESD209-2、用于LPDDR3的JESD209-3和用于LPDDR4的JESD209-4这些标准可在www.jedec•org上获得）。这样的标准（以及类似的标准可以被称为基于DDR的标准，并且可以存在实现这样的标准的存储设备的通信接口。[0026]第二存储器106可以包括字节可寻址写入就位writeinplace非易失性存储器设备，诸如铁电随机存取存储器FeTRAM、基于纳米线的非易失性存储器、三维3D交叉点存储器、相变存储器PCM、包含忆阻器技术的存储器、磁阻随机存取存储器MRAM、自旋转移力矩STT-MRAM、SRAM存储设备等。在某些实施例中，3D交叉点存储器可以包括无晶体管的可堆叠交叉架构，其中存储器单元位于字线和位线的交叉处并且可单独寻址，并且其中位存储基于体电阻中的变化。在另外的实施例中，第二存储器106可以包括块可寻址非易失性存储器，诸如NAND管芯（例如，单级单元SLC，多级单元MLC，三级单元TLC，NAND存储器等）。[0027]在一个实施例中，第二或远存储器106提供比第一存储器104或近存储器更多的数据存储，并且第一近存储器104为第二远存储器106提供更快的访问高速缓存。第二级存储器控制器130可确定由处理器120请求的数据是否被高速缓存在近存储器104中，并且如果不是，第二级存储器控制器130从远存储器106取出所请求的数据。[0028]图2图示集成存储器控制器200的实施例，该集成存储器控制器200诸如是集成存储器控制器132,其包括多个存储器通道202i、2022、2023和2024,其管理对一个或多个连接的DIMM204i、2042、2024...2048的访问。每个存储器通道202i、2022、2023和2024包括RAS控制器206i、2062、2063和2064以关于存储器通道2021,2022,2023和2024中的高速缓存区域2081、2082、2083和2084中的地址执行到第二存储器106的刷新和清除，该RAS控制器206^2062、2063和2064与所述存储器通道相关联。[0029]在图2的实施例中，示出了针对每个存储器通道202!、2022、2023和2024—个RAS控制器206^206:^2063和2064。在替代配置中，RAS控制器206i可以在多个通道202i上读取DIMM204i中的地址。此外，可以有比图2所示更多或更少的存储器通道202i。[0030]图3图示在初始化固件108中配置的RAS控制器地址范围300中的RAS控制器地址范围300i的实例的实施例，其包括存储器通道RAS控制器302和在RAS控制器136、206i处为高速缓存区域138、208i配置的地址范围304。[0031]图4图示在初始化固件108中执行以配置存储器控制器124、200中的高速缓存区域138、208i的操作的实施例。在初始化固件108发起加电序列以配置系统100中的硬件组件时，初始化固件108向存储器控制器124、200发送在框402处用于每个存储器通道RAS控制器302的地址范围3〇乜存储器控制器124、200可以然后配置针对地址范围304所指向的RAS控制器存储器通道的高速缓存地址范围138、2〇。初始化固件108还可以向功率控制单元122发送在框404处命令以配置针对地址范围304被提供用于的每一个存储通道RAS控制器302的存储器通道寄存器140。以这种方式，功率控制单元122和存储器控制器RAS控制器136、206i被配置成指示地址范围，每一个RAS控制器136、206i将使用所述地址范围来执行刷新和清除操作。[0032]图5图示由功率控制单元122执行以发起断电序列的操作的实施例，诸如在出于维护或其他原因的故障或安排的计划的断电的情况下。在功率控制单元122发起在框502处断电序列时，功率控制单元122向集成存储器控制器132发送在框504处清除命令以命令RAS控制器136、206i停止正常操作模式。在正常操作模式中，RAS控制器136、206i读取地址并校正数据错误以刷新第一存储器104。功率控制单元122向集成存储器控制器132、200发送在框506处命令以调用RAS控制器136、2〇匕执行持久性高速缓存清除操作，关于图7所描述的那样。[0033]图6图示当从功率控制单元600接收到持久性高速缓存清除命令时由集成存储器控制器132、200执行的操作的实施例。在接收到（在框600处持久性高速缓存清除命令时，存储器控制器124,或者存储器控制器124内的一些其它组件将缓冲器134中的任何未决写入排空drain在框602处到第一存储器104以进行存储。在排空缓冲器134之后，存储器控制器124或集成存储器控制器132向所有RAS控制器136、206i发送在框604处命令以读取其高速缓存区域138、208i中的所有地址，这将在终止正常操作模式之后发生。[0034]图7图示由每个RAS控制器136、206i执行以作为由功率控制单元122发起的持久性高速缓存清除操作的部分而执行读取操作的操作的实施例。在从存储器控制器124或功率控制单元122接收到在框700处发起持久性高速缓存清除的命令时，RAS控制器136、206i停止在框702处正常操作模式，其中地址被读取以执行任何错误校正，如果需要的话，以及读回。RAS控制器136、206i执行读取在框704处用于RAS控制器136、206i的高速缓存区域138、208i中的第一地址，并且向第二级存储器控制器130发送在框706处所读取的数据，其包括高速缓存元数据，诸如指示数据是否是脏的（例如修改后的、未修改的等的位。如果在框708处）存在高速缓存区域138、208i中要读取的另外的地址，则读取高速缓存区域138、208i中的高速缓存区域的下一个地址在框712处），诸如通过按高速缓存行递增地址，并且控制前进回到框706以向第二级存储器控制器130发送所读取的数据。如果在框708处在高速缓存区域138、208i中没有要读取的另外的地址，则RAS控制器136、206i发信号通知（在框710处集成存储器控制器132:该地址区域读取完成，这使集成存储器控制器132、200或存储器控制器124通知功率控制单元122:用于由发信号的RAS控制器136、206i操作的一个或多个存储器通道的高速缓存地址区域138、208i已被清除。[0035]图8图示响应于从RAS控制器136306:接收到所读取数据，所述所读取的数据包括针对所读取的数据的高速缓存元数据，由第二级存储器控制器130执行的操作的实施例。如果在框806处高速缓存元数据指示所读取的数据是脏的，例如，修改后的数据，则第二级存储器控制器130向构造到存储器控制器128发送在框804处所读取的数据以传输到第二存储器106。如果在框802处高速缓存元数据指示数据不是脏的或修改后的，则丢弃该数据在框806处并且不采取关于该所读取的数据的另外的动作。[0036]利用图8的操作，第二级存储器控制器130将由RAS控制器136、206i读取的脏的数据传输到第二存储器106以将修改后的数据清除到持久性第二存储器106,而同时丢弃不脏的数据。[0037]图9图示由功率控制单元122执行以处理来自集成存储器控制器132、200的消息的操作的实施例，所述消息指示:针对一个或多个存储器通道202i、2022、2023和2024或高速缓存区域1:38,204的地址已经被清除。集成存储器控制器132、200将响应于来自RAS控制器131206:的信号而发送该消息，即针对存储器通道202i高速缓存区域的所有地址已被读取。当接收到（在框900处指示存储器通道202i高速缓存区域已经被读取的消息时，功率控制单元122更新在框902处对应于在消息中指示为已被读取和或清除的存储器通道202i高速缓存区域的（一个或多个存储器通道寄存器14〇,以指示对应的存储器通道高速缓存区域被清除。如果在框904处）用于所有可用存储器通道202i、2022、2023和2024的所有寄存器140被指示为己经被读取或清除，则功率控制单元122向功率单元诸如电源112、处理器核120和其他组件发送命令以发起关断或断电序列。[0038]利用图9的操作，功率控制单元丨22可以在己经通过存储器控制器124的组件警告：第一存储器104中的所有修改后的数据己经被清除到第二存储器106以使其持久化之后发起功率关断操作。利用所描述的实施例，由于该清除由存储器控制器124中的RAS控制器136306:硬件和逻辑来执行，其与如果处理器核12〇必须执行从第一存储器1〇4的读取操作来将数据清除到持久性第二存储器106相比消耗更少的电池114功率，因此功率消耗被最小化。此外，通过在存储器控制器124逻辑和固件内实现清除操作，不需要附加硬件设备来卸载来自处理器核120的清除，因为RAS控制器136、206i可以使用执行刷新和错误校正操作的相同组件来执行清除操作，因此不需要可能消耗另外的功率的附加硬件。以这种方式，所描述的实施例通过使修改后的数据到持久性储存器的清除卸载到存储器控制器124中读取第一存储器104的已经存在的组件诸如RAS控制器136、206i或系统100中其它组件）中来节省功率和处理。虽然清除被描述为通过RAS控制器来执行，但在替代实施例中，存储器控制器124或集成存储器控制器134、200中的其它组件可以执行关于RAS控制器136、206i描述的清除操作。[0039]应该领会，贯穿本说明书对“一个实施例”或“实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。因此，强调并且应该领会，在本说明书的各个部分中对于“实施例”或“一个实施例”或“替代实施例”的两个或多个引用不一定都指的是相同的实施例。此外，特定特征、结构或特性可以适当地组合在本发明的一个或多个实施例中。[0040]类似地，应当领会的是，在本发明的实施例的前述描述中，为了简化本公开、帮助理解一个或多个各种发明方面的目的，有时将各种特征一起组合在单个实施例、附图或其描述中。然而，本公开的该方法不被解释为反映所要求保护的主题要求比每个权利要求中明确记载的特征更多的特征的意图。相反，如以下权利要求所反映的，发明方面在于少于单个前述公开实施例的所有特征。因此，详细描述之后的权利要求在此明确地并入该详细描述中。[0041]本文使用的参考字符，如i和7,在本文中用于表示可变数量的元件的实例，其可表示相同或不同值，并且当在不同描述的情况下与不同或者相同的元件一起使用时，可以表示相同或不同的值。[0042]示例以下示例关于另外的实施例。[0043]示例1是一种用于将修改后的数据从易失性第一存储器清除到持久性第二存储器的装置，所述装置与第一存储器、第二存储器、处理器和功率控制单元进行通信，所述装置包括:第一存储器控制器，其耦合到第一存储器并且包括至少一个可靠性、可用性和可服务性RAS控制器，其中每个RAS控制器读取第一存储器中的地址范围；以及第二存储器控制器，其耦合到第二存储器，所述第二存储器包括非易失性存储器;其中第一存储器控制器和第二存储器控制器操作以：响应于第一存储器控制器从功率控制单元接收到命令，调用至少一个RAS控制器以从第一存储器从针对RAS控制器指定的至少一个地址范围读取数据；由第二存储器控制器确定从第一存储器读取的数据是否包括修改后的数据；由第二存储器控制器将确定为修改后的从第一存储器读取的数据传输到第二存储器^以及响应于RAS®制器完成读取地址范围中的数据，由第一存储器控制器向功率控制单元发送信号以指示，针对RAS控制器指定的地址范围中的修改后的数据被清除到第二存储器。[0044]在示例2中，示例1和3-10的主题可以可选地包括:第二存储器控制器还要丢弃由RAS控制器从第一存储器读取的数据而不传输到第二存储器，所述数据不包括修改后的数据。[0045]在示例3中，示例1、2和4-10的主题可以可选地包括:其被耦合到电池，其中电池供应功率给第一存储器控制器和第二存储器控制器，而至少一个RAS控制器从所述地址范围读取数据直到RAS控制器己经从所述地址范围读取所有数据，并且第二存储器控制器已经将由至少一个RAS控制器读取的修改后的数据传输到第二存储器。[0046]在示例4中，示例1-3和5-10的主题可以可选地包括：第一存储器包括多个存储器管芯，其中，至少一个RAS控制器包括多个RAS控制器，每一个与到存储器管芯中的至少一个的至少一个存储器通道中的地址范围相关联，其中，每个RAS控制器接收命令并且作为响应读取RAS控制器的地址范围处的数据，并且其中每个RAS控制器响应于读取所有地址范围中的数据而发送信号以通知功率控制单元:针对RAS控制器的地址范围中的修改后的数据被清除。[0047]在示例5中，示例1-4和6-10的主题可以可选地包括:至少一个RAS控制器被配置为具有在初始化期间来自初始化固件的针对RAS控制器指定的地址范围。[0048]在示例6中，示例1-5和7-10的主题可以可选地包括:响应于所述命令，第一存储器控制器将所有未决写入数据排出到第一存储器，并且其中至少一个RAS控制器响应于第一存储器控制器将所有未决写入数据排出到第一存储器而从所述地址范围读取数据。[0049]在示例7中，示例1-6和8-10的主题可以可选地包括:功率控制单元响应于从至少一个RAS控制器中的每一个接收到信号而发起针对处理器的断电操作，所述信号指示针对RAS控制器指定的地址范围处的任何修改后的数据被读取。[0050]在示例8中，示例1-7和9-10的主题可以可选地包括：所述至少一个RAS控制器还要:在接收到来自功率控制单元的命令之前，在正常操作模式下操作以持续地读取在针对RAS控制器指定的至少一个地址范围的每一个处的数据，以对所读取的数据执行错误校正并且写回到第一存储器;以及终止针对所述命令的正常操作模式。[0051]在示例9中，示例1-8和10的主题可以可选地包括:第一存储器提供对第二存储器的高速缓存，其中在正常操作模式期间，第二存储器控制器接收对第二存储器中的所请求的数据的直接存储器请求并且确定所请求的数据是否被高速缓存在第一存储器中，其中从第一存储器返回第一存储器中的所读取的所请求的数据，并且其中响应于写入请求，写入数据被写入第一存储器。[0052]在示例10中，示例1-9的主题可以可选地包括:第一存储器包括动态随机存取存储器①RA船，并且其中第二存储器包括非易失性存储器设备。[0053]示例11是一种用于将修改后的数据从易失性第一存储器清除到持久性第二存储器的系统，其包括:处理器;第一存储器;第二存储器，其包括非易失性存储器;第一存储器控制器，其耦合到第一存储器并且包括至少一个RAS控制器，其中每个RAS控制器读取第一存储器中的地址范围；第二存储器控制器，其耦合到第二存储器；以及功率控制单元，用于向处理器、第一存储器、第二存储器、第一存储器控制器和第二存储器控制器供应功率，其中第一存储器控制器和第二存储器控制器操作以：响应于第一存储器控制器从功率控制单元接收到命令，调用至少一个RAS控制器以从第一存储器从针对RAS控制器指定的至少一个地址范围读取数据；由第二存储器控制器确定从第一存储器读取的数据是否包括修改后的数据；由第二存储器控制器将确定为修改后的从第一存储器读取的数据传输到第二存储器;以及响应于RAS控制器完成读取地址范围中的数据，由第一存储器控制器向功率控制单元发送信号以指示，针对RAS控制器指定的地址范围中的修改后的数据被清除到第二存储器。[0054]在示例12中，示例11和13-18的主题可以可选地包括：电池，用于供应功率给第一存储器控制器和第二存储器控制器，而至少一个RAS控制器从所述地址范围读取数据直到RAS控制器已经从所述地址范围读取所有数据，并且第二存储器控制器已经将由至少一个RAS控制器读取的修改后的数据传输到第二存储器。[0055]在示例13中，示例11、12和14-18的主题可以可选地包括:第一存储器包括多个存储器管芯，其中，至少一个RAS控制器包括多个RAS控制器，每一个与在到存储器管芯中的至少一个的至少一个存储器通道中的地址范围相关联，其中，每个RAS控制器接收命令并且作为响应读取RAS控制器的地址范围处的数据，并且其中每个RAS控制器响应于读取所有地址范围中的数据而发送信号以通知功率控制单元:针对RAS控制器的地址范围中的修改后的数据被清除。[0056]在示例14中，示例11-13和15-18的主题可以可选地包括:初始化固件，用于利用来自系统初始化期间的针对RAS控制器指定的地址范围配置至少一个RAS控制器。[0057]在示例15中，示例11-14和16-18的主题可以可选地包括:响应于所述命令，第一存储器控制器将所有未决写入数据排出到第一存储器，并且其中至少一个MS控制器响应于第一存储器控制器将所有未决写入数据排出到第一存储器而从所述地址范围读取数据。[0058]在示例16中，示例11-15和17-18的主题可以可选地包括:功率控制单元响应于从至少一个RAS控制器中的每一个接收到信号而发起针对处理器的断电操作，所述信号指示针对RAS控制器指定的地址范围处的任何修改后的数据被读取。[0059]在示例17中，示例11-16和18的主题可以可选地包括:所述至少一个RAS控制器还要:在接收到来自功率控制单元的命令之前，在正常操作模式下操作以持续地读取在针对RAS控制器指定的至少一个地址范围的每一个处的数据，以对所读取的数据执行错误校正并且写回到第一存储器；以及终止针对所述命令的正常操作模式。[0060]在示例18中，示例11-17的主题可以可选地包括:第一存储器提供对第二存储器的高速缓存，其中在正常操作模式期间，第二存储器控制器接收对第二存储器中的所请求的数据的直接存储器请求并且确定所请求的数据是否被高速缓存在第一存储器中，其中从第一存储器返回第一存储器中的所读取的所请求的数据，并且其中响应于写入请求，写入数据被写入第一存储器。[0061]示例19是一种用于将修改后的数据从第一存储器清除到持久性第二存储器的方法，所述持久性第二存储器包括非易失性存储器，所述方法包括:响应于第一存储器控制器从功率控制单元接收到命令，调用至少一个RAS控制器以从第一存储器从针对RAS控制器指定的至少一个地址范围读取数据;确定从第一存储器读取的数据是否包括修改后的数据；将确定为修改后的从第一存储器读取的数据传输到第二存储器；以及响应于RAS控制器完成读取地址范围中的数据，向功率控制单元发送信号以指示，针对RAS控制器指定的地址范围中的修改后的数据被清除到第二存储器。[0062]在示例20中，示例19和21-25的主题可以可选地包括:供应功率给包括至少一个RAS控制器的第一存储器控制器和第二存储器控制器，而至少一个RAS控制器从所述地址范围读取数据直到RAS控制器已经从所述地址范围读取所有数据，并且第二存储器控制器已经将由至少一个RAS控制器读取的修改后的数据传输到第二存储器。[0063]在示例21中，示例19、20和22-25的主题可以可选地包括:第一存储器包括多个存储器管芯，其中，至少一个RAS控制器包括多个RAS控制器，每一个与在到存储器管芯中的至少一个的至少一个存储器通道中的地址范围相关联，其中，每个RAS控制器接收命令并且作为响应读取RAS控制器的地址范围处的数据，并且其中每个RAS控制器响应于读取所有地址范围中的数据而发送信号以通知功率控制单元:针对RAS控制器的地址范围中的修改后的数据被清除。[0064]在示例22中，示例19-21和23-25的主题可以可选地包括：响应于所述命令，将所有未决写入数据排出到第一存储器；以及由至少一个RAS控制器响应于将所有未决写入数据排出到第一存储器而从所述地址范围读取数据。[0065]在示例23中，示例19-22和24-25的主题可以可选地包括：由功率控制单元响应于从至少一个RAS控制器中的每一个接收到信号而发起断电操作，所述信号指示针对RAS控制器指定的地址范围处的任何修改后的数据被读取。[0066]在示例24中，示例19-23和25的主题可以可选地包括:在接收到来自功率控制单元的命令之前，由至少一个RAS控制器在正常操作模式下操作以持续地读取在针对RAS控制器指定的至少一个地址范围的每一个处的数据，以对所读取的数据执行错误校正并且写回到第一存储器;以及终止针对所述命令的正常操作模式。[0067]在示例25中，示例19-24的主题可以可选地包括:第一存储器提供对第二存储器的高速缓存，所述方法还包括:在正常操作模式期间，接收对第二存储器中的所请求的数据的直接存储器请求;确定所请求的数据是否被高速缓存在第一存储器中；当所请求的数据被高速缓存在第一存储器中时，返回第一存储器中的所读取的所请求的数据；以及响应于写入请求，将写入数据写入第一存储器。[0068]示例26是一种用于将修改后的数据从第一存储器清除到持久性第二存储器的装置，所述持久性第二存储器包括非易失性存储器，所述装置包括:用于响应于第一存储器控制器从功率控制单元接收到命令而调用至少一个RAS控制器以从第一存储器从针对RAS控制器指定的至少一个地址范围读取数据的部件;用于确定从第一存储器读取的数据是否包括修改后的数据的部件;用于将确定为修改后的从第一存储器读取的数据传输到第二存储器的部件；以及用于响应于RAS控制器完成读取地址范围中的数据而向功率控制单元发送信号以指示针对RAS控制器指定的地址范围中的修改后的数据被清除到第二存储器的部件。[0069]示例27是一种包括机器可读指令的机器可读储存器，所述机器可读指令当被执行时，实现一种方法或实现一种装置，如任一项前述权利要求中要求保护的。[0070]示例28是一种装置，其包括用于执行如任一项前述权利要求中要求保护的方法的部件。

权利要求：1.一种用于将修改后的数据从易失性第一存储器清除到持久性第二存储器的装置，所述装置与第一存储器、第二存储器、处理器和功率控制单元进行通信，所述装置包括：第一存储器控制器，其親合到第一存储器并且包括至少一个可靠性、可用性和可服务性RAS控制器，其中每个RAS控制器读取第一存储器中的地址范围；以及第二存储器控制器，其耦合到第二存储器，所述第二存储器包括非易失性存储器；其中第一存储器控制器和第二存储器控制器操作以：响应于第一存储器控制器从功率控制单元接收到命令，调用至少一个RAS控制器以从第一存储器从针对RAS控制器指定的至少一个地址范围读取数据；由第二存储器控制器确定从第一存储器读取的数据是否包括修改后的数据；由第二存储器控制器将确定为修改后的从第一存储器读取的数据传输到第二存储器；以及响应于RAS控制器完成读取地址范围中的数据，由第一存储器控制器向功率控制单元发送信号以指示，针对RAS控制器指定的地址范围中的修改后的数据被清除到第二存储器。2.根据权利要求1所述的装置，其中第二存储器控制器还要丢弃由RAS控制器从第一存储器读取的数据而不传输到第二存储器，所述数据不包括修改后的数据。3.根据权利要求1所述的装置，所述装置耦合到电池，其中电池供应功率给第一存储器控制器和第二存储器控制器，而至少一个RAS控制器从所述地址范围读取数据直到RAS控制器已经从所述地址范围读取所有数据，并且第二存储器控制器已经将由至少一个RAS控制器读取的修改后的数据传输到第二存储器。4.根据权利要求1所述的装置，其中第一存储器包括多个存储器管芯，其中，至少一个RAS控制器包括多个RAS控制器，每一个与在到存储器管芯中的至少一个的至少一个存储器通道中的地址范围相关联，其中，每个RAS控制器接收命令并且作为响应读取RAS控制器的地址范围处的数据，并且其中每个RAS控制器响应于读取所有地址范围中的数据而发送信号以通知功率控制单元:针对RAS控制器的地址范围中的修改后的数据被清除。5.根据权利要求1所述的装置，其中至少一个RAS控制器被配置为具有在初始化期间来自初始化固件的针对RAS控制器指定的地址范围。6.根据权利要求1所述的装置，其中响应于所述命令，第一存储器控制器将所有未决写入数据排出到第一存储器，并且其中至少一个RAS控制器响应于第一存储器控制器将所有未决写入数据排出到第一存储器而从所述地址范围读取数据。7.根据权利要求1所述的装置，其中功率控制单元响应于从至少一个RAS控制器中的每一个接收到信号而发起针对处理器的断电操作，所述信号指示针对RAS控制器指定的地址范围处的任何修改后的数据被读取。8.根据权利要求1所述的装置，其中所述至少一个RAS控制器还要：在接收到来自功率控制单元的命令之前，在正常操作模式下操作以持续地读取在针对RAS控制器指定的至少一个地址范围的每一个处的数据，以对所读取的数据执行错误校正并且写回到第一存储器；以及终止针对所述命令的正常操作模式。_9.根据权利要求1所述的装置，其中第一存储器提供对第二存储器的高速缓存，其中在正常操作模式期间，第二存储器控制器接收对第二存储器中的所请求的数据的直接存储器请求并且确定所请求的数据是否被高速缓存在第一存储器中，其中从第一存储器返回第一存储器中的所读取的所请求的数据，并且其中响应于写入请求，写入数据被写入第一存储器。10.根据权利要求1-10中任一项所述的装置，其中第一存储器包括动态随机存取存储器DRAM，并且其中第二存储器包括非易失性存储器设备。11.一种用于将修改后的数据从易失性第一存储器清除到持久性第二存储器的系统，其包括：处理器；第一存储器；第二存储器，其包括非易失性存储器；第一存储器控制器，其耦合到第一存储器并且包括至少一个RAS控制器，其中每个RAS控制器读取第一存储器中的地址范围；第二存储器控制器，其耦合到第二存储器；以及功率控制单元，用于向处理器、第一存储器、第二存储器、第一存储器控制器和第二存储器控制器供应功率，其中第一存储器控制器和第二存储器控制器操作以：响应于第一存储器控制器从功率控制单元接收到命令，调用至少一个RAS控制器以从第一存储器从针对RAS控制器指定的至少一个地址范围读取数据；由第二存储器控制器确定从第一存储器读取的数据是否包括修改后的数据；由第二存储器控制器将确定为修改后的从第一存储器读取的数据传输到第二存储器；以及响应于RAS控制器完成读取地址范围中的数据，由第一存储器控制器向功率控制单元发送信号以指示，针对RAS控制器指定的地址范围中的修改后的数据被清除到第二存储器。12.根据权利要求11所述的系统，还包括：电池，用于供应功率给第一存储器控制器和第二存储器控制器，而至少一个RAS控制器从所述地址范围读取数据直到RAS控制器己经从所述地址范围读取所有数据，并且第二存储器控制器已经将由至少一个RAS控制器读取的修改后的数据传输到第二存储器。13.根据权利要求11所述的系统，其中第一存储器包括多个存储器管芯，其中，至少一个RAS控制器包括多个RAS控制器，每一个与在到存储器管芯中的至少一个的至少一个存储器通道中的地址范围相关联，其中，每个RAS控制器接收命令并且作为响应读取RAS控制器的地址范围处的数据，并且其中每个RAS控制器响应于读取所有地址范围中的数据而发送信号以通知功率控制单元:针对RAS控制器的地址范围中的修改后的数据被清除。14.根据权利要求11所述的系统，还包括：初始化固件，用于利用来自系统初始化期间的针对RAS控制器指定的地址范围配置至少一个RAS控制器。15.根据权利要求11所述的系统，其中响应于所述命令，第一存储器控制器将所有未决写入数据排出到第一存储器，并且其中至少一个RAS控制器响应于第一存储器控制器将所有未决写入数据排出到第一存储器而从所述地址范围读取数据。16.根据权利要求11所述的系统，其中功率控制单元响应于从至少一个RAS控制器中的每一个接收到信号而发起针对处理器的断电操作，所述信号指示针对RAS控制器指定的地址范围处的任何修改后的数据被读取。17.根据权利要求11所述的系统，其中所述至少一个RAS控制器还要：在接收到来自功率控制单元的命令之前，在正常操作模式下操作以持续地读取在针对RAS控制器指定的至少一个地址范围的每一个处的数据，以对所读取的数据执行错误校正并且写回到第一存储器；以及终止针对所述命令的正常操作模式。_18.根据权利要求11-17中任一项所述的系统，其中第一存储器提供对第二存储器的高速缓存，其中在正常操作模式期间，第二存储器控制器接收对第二存储器中的所请求的数据的直接存储器请求并且确定所请求的数据是否被高速缓存在第一存储器中，其中从第一存储器返回第一存储器中的所读取的所请求的数据，并且其中响应于写入请求，写入数据被写入第一存储器。19.一种用于将修改后的数据从第一存储器清除到持久性第二存储器的方法，所述持久性第二存储器包括非易失性存储器，所述方法包括：响应于第一存储器控制器从功率控制单元接收到命令，调用至少一个RAS控制器以从第一存储器从针对RAS控制器指定的至少一个地址范围读取数据；确定从第一存储器读取的数据是否包括修改后的数据；将确定为修改后的从第一存储器读取的数据传输到第二存储器；以及响应于RAS控制器完成读取地址范围中的数据，向功率控制单元发送信号以指示，针对RAS控制器指定的地址范围中的修改后的数据被清除到第二存储器。20.根据权利要求19所述的方法，还包括：供应功率给包括至少一个RAS控制器的第一存储器控制器和第二存储器控制器，而至少一个RAS控制器从所述地址范围读取数据直到RAS控制器已经从所述地址范围读取所有数据，并且第二存储器控制器已经将由至少一个RAS控制器读取的修改后的数据传输到第二存储器。21.根据权利要求19所述的方法，其中第一存储器包括多个存储器管芯，其中，至少一个RAS控制器包括多个RAS控制器，每一个与在到存储器管芯中的至少一个的至少一个存储器通道中的地址范围相关联，其中，每个RAS控制器接收命令并且作为响应读取RAS控制器的地址范围处的数据，并且其中每个RAS控制器响应于读取所有地址范围中的数据而发送信号以通知功率控制单元:针对RAS控制器的地址范围中的修改后的数据被清除。22.根据权利要求19所述的方法，还包括：响应于所述命令，将所有未决写入数据排出到第一存储器；以及由至少一个RAS控制器响应于将所有未决写入数据排出到第一存储器而从所述地址范围读取数据。23.根据权利要求19所述的方法，还包括：由功率控制单元响应于从至少一个RAS控制器中的每一个接收到信号而发起断电操作，所述信号指示针对RAS控制器指定的地址范围处的任何修改后的数据被读取。24.根据权利要求19所述的方法，还包括：在接收到来自功率控制单元的命令之前，由至少一个RAS控制器在正常操作模式下操作以持续地读取在针对RAS控制器指定的至少一个地址范围的每一个处的数据，以对所读取的数据执行错误校正并且写回到第一存储器；以及终止针对所述命令的正常操作模式。25.根据权利要求I9-24中任一项所述的方法，其中第一存储器提供对第二存储器的高速缓存，所述方法还包括：在正常操作模式期间，接收对第二存储器中的所请求的数据的直接存储器请求；确定所请求的数据是否被高速缓存在第一存储器中；当所请求的数据被高速缓存在第一存储器中时，返回第一存储器中的所读取的所浐的数据；以及响应于写入请求，将写入数据写入第一存储器。

百度查询： 英特尔公司 用于将修改后的数据从易失性存储器清除到持久性第二存储器的装置、系统和方法