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摘要：本发明公开了一种超低延时硬件加速行情数据流解析系统，包括总线接口、FPGA加速卡和主服务器，所述FPGA加速卡用于从所述总线接口获取行情数据信息并将所述行情数据信息经过解析处理后传送至所述主服务器；所述FPGA加速卡包括PHY物理模块、MAC模块、UDPIP解析模块和相应的存储区，所述PHY物理模块用于接收在在指定周期内由所述总线接口传送的行情数据信息并将所述行情数据信息传送至所述MAC模块，所述MAC模块用于对获取的行情数据信息进行CRC32校验后将其传送至UDPIP解析模块。本发明提供了一种超低延时硬件加速行情数据流解析系统，将CPU的重负载解析任务迁移至FPGA专用硬件处理，进行电路层次的并行操作优化，降低CPU负载，实现行情通讯和解码的整体加速。

主权项：1.一种超低延时硬件加速行情数据流解析系统，其特征在于，包括总线接口、FPGA加速卡和主服务器，所述FPGA加速卡用于从所述总线接口获取行情数据信息并将所述行情数据信息经过解析处理后传送至所述主服务器；所述FPGA加速卡包括PHY物理模块、MAC模块、UDPIP解析模块和相应的存储区，所述PHY物理模块用于接收在指定周期内由所述总线接口传送的行情数据信息并将所述行情数据信息传送至所述MAC模块，所述MAC模块用于对获取的行情数据信息进行CRC32校验后将其传送至UDPIP解析模块，所述UDPIP解析模块对校验后的行情数据信息进行通信解析处理后生成原始数据；所述FPGA加速卡还包括STEP硬件解析器、FAST硬件解析器和CPU模块，所述CPU模块用于向所述STEP硬件解析器和FAST硬件解析器发送控制指令，所述STEP硬件解析器用于获取所述原始数据并将所述原始数据进行分割处理和编码处理后生成传输字段以发往相应的存储区进行缓存；所述FAST硬件解析器用于从相应的存储区并行调用所述传输字段并将所述传输字段进行并行FAST协议解析处理和重组解析处理后生成解析行情信息，以将所述解析行情信息发送至所述主服务器；所述STEP硬件解析器包括第一处理电路，所述第一处理电路包括停止位检测单元和字段分割单元；所述停止位检测单元用于识别停止字节并将若干停止字节在该原始数据中的位序传送至字段分割单元；所述字段分割单元用于根据若干所述停止字节的所处位序将原始数据分割成若干字段；所述第一处理电路还包括特定字符检测单元和编码处理单元，所述编码处理单元包括若干编码处理子单元；所述特定字符检测单元依次接收由所述字段分割单元传送过来的若干字段，所述特定字符检测单元用于检测所述字段内是否存在标识字符，并将含有相应标识字符的字段发送至相应的编码处理子单元；所述编码处理子单元用于对相应的字段进行编码处理以减少相应字段的存储占用；所述特定字符检测单元还用于将其接收到的所述字段中包含的标识字符按时间先后次序依次发送至CPU模块，所述CPU模块配置有重构策略，所述重构策略为根据其接收到的标识字符的时间先后次序构建字段重构序列。

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