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申请/专利权人：中国人民解放军国防科技大学
摘要：本发明公开了一种基于逻辑网表的关键路径延时优化方法，其包括：步骤S1：获取逻辑综合得到的逻辑网表以及关键路径延时信息文件；步骤S2：深入分析微处理器逻辑网表中关键路径的特点，构造关键路径的逻辑椎，并提取对应的逻辑网表；步骤S3：利用所构造的逻辑椎进行逻辑椎分解；步骤S4：基于逻辑椎分解得到的有向无环子图进行逻辑重构，并对布尔逻辑图进行反复的迭代，同时提取对于的优化后的逻辑网表；步骤S5：验证优化后逻辑的功能等价性；步骤S6：利用延时评估模型评估延时优化效果。本发明具有原理简单、能够减小延时、提升处理器主频等优点。
主权项：1.一种基于逻辑网表的关键路径延时优化方法，其特征在于，包括：步骤S1：获取逻辑综合得到的逻辑网表以及关键路径延时信息文件；步骤S2：深入分析微处理器逻辑网表中关键路径的特点，构造关键路径的逻辑椎，并提取对应的逻辑网表；步骤S3：利用所构造的逻辑椎进行逻辑椎分解；步骤S4：基于逻辑椎分解得到的有向无环子图进行逻辑重构，并对布尔逻辑图进行反复的迭代，同时提取对于的优化后的逻辑网表；步骤S5：验证优化后逻辑的功能等价性；步骤S6：利用延时评估模型评估延时优化效果；构造关键路径逻辑椎时，不保留模块层次以及模块内部的连线，仅保留标准单元模块和端口，以及各基本单元之间的逻辑连线；构建关键路径的逻辑椎与逻辑求值的方向刚好相反，从关键路径的终点逐步回溯，到顺序单元的输出端口停止，获取关键路径终点和顺序单元之间所有的最小逻辑单元以及最小逻辑单元之间的连线关系，并将每一个最小逻辑单元作为一个节点；完成构造关键路径逻辑椎后，提取关键路径逻辑椎对应的逻辑网表。
全文数据：
权利要求：
百度查询： 中国人民解放军国防科技大学 一种基于逻辑网表的关键路径延时优化方法
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