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申请/专利权人：中山大学·深圳;中山大学
摘要：本发明公开了一种半并行的极化码译码器架构设计方法及系统，属于信道编码技术领域。通过载入数据：LLR信道储存模块接收并储存信道的LLR值并按批次顺序将LLR值发送到RAM缓存读取模块中、根据阶段将数据载入处理单元及后处理单元中；处理单元进行中间值运算：在第n‑1到第2个阶段中，激活中间值处理模块中的P个处理单元并进行中间值运算；后处理单元进行4比特译码：在第1个和第0阶段中，激活后处理模块的后处理单元进行4比特译码；最后更新部分和模块并得到译码结果。本发明的极化码译码器的设计中，减少了需要处理单元的数量，降低了译码器的资源消耗，提高了译码硬件的使用效率；使整个译码过程的译码时延降低，译码器的吞吐量提高。
主权项：1.一种半并行的极化码译码器架构设计方法，其特征在于，包括以下步骤:S1、载入数据；S11、LLR信道储存模块接收并储存信道的LLR值；S12、LLR信道储存模块按照批次顺序将LLR值发送到RAM缓存读取模块的信道RAM中；S13、根据阶段将数据载入中间值处理模块的处理单元及后处理模块的后处理单元中；S2、处理单元进行中间值运算:在第n-1到第2个阶段中，激活中间值处理模块中的P个处理单元并进行中间值运算；S3、后处理单元进行4比特译码:在第1个和第0阶段中，激活后处理模块的后处理单元进行4比特译码；S4、更新部分和模块并得到译码结果；步骤S3中,后处理单元将2个处理单元的4个节点相结合并激活同时后处理单元接收内部RAM的4个LLR值和部分和模块的4个数据进行4比特译码运算，单元根据输入运算并得到最后判决的结果，再根据4个节点的结果分别得到4个比特的部分译码结果u0、u1、u2、u3；4个节点为:ff节点,fg节点，gf节点，gg节点；4个LLR值为:L0、L1、L2、L3；4个数据为:
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