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申请/专利权人：王立甫
摘要：本发明公开了一种基于FPGA的速度轮廓关键点的加减速算法，包括以下步骤：S1、上位机根据S型加减速计算出关键点的位置数据，并传输至FPGA，由FPGA进行速度计算；S2、FPGA根据每段位置状态计算出相应的速度，由于计算周期很短，因此两次计算之间的速度步进很小，得到的速度曲线极为平滑。本发明与现有技术相比的优点在于：本算法充分利用上位机的数据计算优势计算出关键点位置数据，再利用FPGA强大的并行、实时处理优势进行速度计算，完美解决了速度平滑问题；本算法使用verilog语言，实现了7段速S型加减速算法，使速度曲线更加细腻平滑，完美解决了传统运动控制加减速算法存在的离散性、轮廓点间隔大、速度不连续、速度曲线不完全平滑的问题。
主权项：1.一种基于FPGA的速度轮廓关键点的加减速算法，其特征在于包括以下步骤：S1、上位机根据S型加减速计算出关键点的位置点，将计算后的关键点位置数据传输至FPGA，由FPGA根据加减速算法进行速度计算；S2、到相应位置点时，自动切换到下一个状态，FPGA根据算法计算出相应的速度，由于计算周期很短纳秒级，因此两次计算之间的速度步进很小，得到的速度曲线极为平滑，完美解决了传统的运动控制加减速算法因插补周期而产生的离散型轮廓数据不平滑的问题。
全文数据：
权利要求：
百度查询： 王立甫 一种基于FPGA的速度轮廓关键点的加减速算法
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