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申请/专利权人：湖南进芯电子科技有限公司

摘要：本发明公开了一种亚稳态实时监测并动态校正的系统及方法，涉及了芯片设计技术领域，将工作在不同时钟域下的两个数据端在异步接口处进行数据交互，数据端包括源寄存器以及目的寄存器，通过边沿检测电路检测源寄存器以及目的寄存器之间的时钟相位差，实时监测所获取到的时钟相位差是否处于异步接口的电路发生亚稳态的危险范围内，若是，则启用数据路径，并选择数据路径相位档位，若否，则不进行任何操作，对处于发生亚稳态的危险范围内的异步接口的电路，选择数据路径相位档位后继续进行数据相位调节，进而完成最终对电路的动态校正。

主权项：1.一种亚稳态实时监测并动态校正的方法，其特征在于，包括以下步骤：步骤S1：将工作在不同时钟域下的两个数据端在异步接口处进行数据交互，所述数据端包括源寄存器以及目的寄存器，通过边沿检测电路检测源寄存器以及目的寄存器之间的时钟相位差；步骤S2：实时监测所获取到的时钟相位差是否处于异步接口的电路发生亚稳态的危险范围内，若是，则启用数据路径，并选择数据路径相位档位，若否，则不进行任何操作；步骤S3：对处于发生亚稳态的危险范围内的异步接口的电路，选择数据路径相位档位后继续进行数据相位调节，进而完成最终对电路延时的动态校正；将工作在不同时钟域下的两个数据端在异步接口处进行数据交互的过程包括：两个数据端对应的时钟域包括Clock_domain_0和Clock_domain_1，将时钟域为Clock_domain_0的数据端作为进行数据交互的数据发送端，将时钟域为Clock_domain_1的数据端作为进行数据交互的数据接收端；其中，作为数据发送端的数据端对应源寄存器，作为数据接收端的数据端对应目的寄存器，获取源寄存器对应时钟下的相位，并将该相位记作CLK0，获取目的寄存器对应时钟下的相位，并将该相位记作CLK1，两个数据端发生数据交互的交互位置为异步接口处；通过边沿检测电路检测源寄存器以及目的寄存器之间的时钟相位差的过程包括：边沿检测电路包括边沿触发器0以及边沿触发器1，边沿触发器1用于检测目的寄存器对应的时钟，边沿触发器0用于检测源寄存器对应的时钟，通过边沿检测电路检测目的寄存器以及源寄存器各自对应时钟的相位，根据相位CLK0和CLK1获取源寄存器以及目的寄存器之间的时钟相位差；将源寄存器以及目的寄存器之间的时钟相位差记作t0，有t0＝CLK0—CLK1，t0的取值包括正值和负值两种情况，当边沿触发器1对应目的寄存器的时钟晚于边沿触发器0对应源寄存器的时钟，则将时钟相位差t0取正值，当边沿触发器0对应源寄存器的时钟晚于边沿触发器1对应源寄存器的时钟，则将时钟相位差t0取负值；定义异步接口对应电路的亚稳态区域，亚稳态区域包括Tsu以及Th，其中，亚稳态区域中的Tsu表示目的寄存器对应数据端的时钟到来之前，数据端的数据处于稳定保持不变的窗口，对应CLK1的时钟上升沿前D1需要保持不变，亚稳态区域中的Th表示目的寄存器对应数据端的时钟到来之后，数据端的数据处于稳定保持不变的窗口，对应CLK1的时钟上升沿后D1需要保持不变，其中，源寄存器在时钟CLK0上升沿触发后输出Q0，D1是Q0经过一条数据路径后到达目的寄存器的数据端的波形；边沿检测电路进行源寄存器以及目的寄存器之间时钟相位差的采集时，对边沿检测电路设置一个时钟，该时钟满足的要求为：当前边沿检测电路对应的时钟比源寄存器以及目的寄存器二者中较大频率的时钟大，将边沿检测电路的时钟设置为源寄存器以及目的寄存器二者中较大频率的时钟的两倍，当边沿检测电路对应的时钟设置完毕后，边沿检测电路对目的寄存器以及源寄存器各自的时钟进行边沿采样，边沿采样的类型包括上升沿采样以及下降沿采样，对两个时钟同时进行上升沿采样和下降沿采样；实时监测所获取到的时钟相位差是否处于异步接口的电路发生亚稳态的危险范围内的过程包括：将整个数据路径的延时设置为Td，当D1处于目的寄存器的时钟采样的亚稳态区域时发生跳变，则对应在异步接口处的电路发生亚稳态，公式表示为：当Td－t0＜Th，或t0－Td＋T＜Tsu时，其中，T是目的寄存器的周期，Td－t0是负数，t0－Td＋T是负数，其中，此时Td－t0＜Th以及t0－Td＋T＜Tsu都为时钟相位差处于异步接口的电路发生亚稳态的危险范围内；当实时监测所获取到的时钟相位差处于异步接口的电路发生亚稳态的危险范围内，则启用电路的数据路径，并选择数据路径相位档位，当实时监测所获取到的时钟相位差不处于异步接口的电路发生亚稳态的危险范围内，则不进行任何操作。

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