买专利卖专利找龙图腾，真高效！ 查专利查商标用IPTOP,全免费！专利年费监控用IP管家,真方便！

申请/专利权人：烟台东方威思顿电气有限公司

摘要：本发明公开了一种高精度功率源及波形输出控制方法，属于测量电变量技术领域。高精度功率源包括DSP、DAC、FPGA和模拟锁相环电路；DSP包括基波频率下发模块、相位设定值下发模块和波形下发模块；FPGA包括同步逻辑处理模块、时钟管理模块、查表控制模块、查表模块、数据总线操作模块、FPGA内数据缓冲模块和数据加载模块。本发明对三相电压和电流共六路波形分别存储，查表、缓存和加载操作都是相互独立的，方便对六路的相位进行独立的调整控制，同时本发明采用数据时序控制与加载时序控制相结合的方式对相位进行调整，提高了标准功率源输出的相位调整精度，为高精度标准电能表与关口表的研发提供了有力的支撑平台。

主权项：1.一种高精度功率源，包括DSP和DAC，其特征在于：还包括FPGA和模拟锁相环电路；所述DSP包括基波频率下发模块、相位设定值下发模块和波形下发模块；所述FPGA包括同步逻辑处理模块、时钟管理模块、查表控制模块、查表模块、数据总线操作模块、FPGA内数据缓冲模块和数据加载模块；基波频率下发模块与同步逻辑处理模块相连接，将设定的基波频率下发至同步逻辑处理模块；模拟锁相环电路与同步逻辑处理模块相连接，用于根据基波频率输出加载计数时钟信号；时钟管理模块与同步逻辑处理模块相连接，用于输出基于加载计数时钟信号通过分频得到的查表时钟信号和来自模拟锁相环电路的加载计数时钟信号；波形下发模块用于将波形数据下发至FPGA的RAM中，供查表模块查询；三相电压电流共六路的波形数据分别存储；相位设定值下发模块与查表控制模块及数据加载模块分别相连接，相位设定值下发模块用于根据上位机设置的每一路的相位角度值计算出各路的相位设定值，并将相位设定值下发至查表控制模块和数据加载模块；所述查表控制模块用于根据查表时钟信号和相位设定值中的高位数值控制查表模块进行各路波形数据的移位查询；查表模块用于进行各路波形数据的查询并将查询到的波形数据放入到FPGA内数据缓冲模块中每一路对应的区域中；所述数据总线操作模块用于将FPGA内数据缓冲模块中各路波形数据传送到DAC中各路对应的缓存区域中；所述数据加载模块用于根据加载计数时钟信号和每一路的相位设定值中的低位数值进行计数，并在计数完成后向DAC发出与该路对应的加载信号；DAC用于向数字功放发出波形信号：DAC收到某路的加载信号后对该路对应的缓存区域中的波形数据进行加载，从而向该路对应的数字功放发出波形信号；模拟锁相环电路通过对比同步逻辑处理模块发出的标准时钟信号和被比较时钟信号生成加载计数时钟信号；标准时钟信号是同步逻辑处理模块基于FPGA内部数字锁相环输出的工作时钟信号经过分频得到的；被比较时钟信号是同步逻辑处理模块对收到的加载计数时钟信号根据基波频率通过分频而得到；模拟锁相环电路与同步逻辑处理模块形成闭环，被比较时钟信号由加载计数时钟信号和基波频率决定，从而使最终的加载计数时钟信号的频率与基波频率相对应；相位设定值X的计算方式为：；其中，deg为上位机设置的相位角度值；N为波形下发模块下发的波形数据一个周波的采样点数；DIV为数据加载模块的加载计数分度数，即加载计数时钟信号与查表时钟信号的频率之比；高精度功率源的波形输出控制方法为：步骤1、DSP的基波频率下发模块向同步逻辑处理模块下发基波频率，波形下发模块将各路的波形数据下发至FPGA的RAM中；步骤2、同步逻辑处理模块根据基波频率与模拟锁相环电路共同生成加载计数时钟信号，时钟管理模块输出查表时钟信号、数据总线操作时钟信号、加载计数时钟信号以及加载操作时钟信号；步骤3、相位设定值下发模块计算相位设定值，将相位设定值高位数值下发至查表控制模块，将相位设定值低位数值下发至数据加载模块；步骤4、查表控制模块根据查表时钟信号和相位设定值中的高位数值控制查表模块进行各路波形数据的移位查询，查表模块将查询到的波形数据放入到FPGA内数据缓冲模块中每一路对应的区域中；步骤5、数据总线操作模块根据数据总线操作时钟信号将FPGA内数据缓冲模块中各路波形数据传送到DAC中各路对应的缓存区域中，但此时DAC等待加载信号、不进行波形数据的加载；步骤6、数据加载模块根据加载计数时钟信号和每一路的相位设定值中的低位数值进行计数，并在计数完成后向DAC发出与该路对应的加载信号，DAC收到某路的加载信号后对该路对应的缓存区域中的波形数据进行加载，从而向该路对应的数字功放发出波形信号。

全文数据：

权利要求：

百度查询： 烟台东方威思顿电气有限公司 高精度功率源及波形输出控制方法