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申请/专利权人：华中科技大学

摘要：本发明公开了位线‑存储结点解耦的位线感测放大器、存算一体内存储器微架构以及原位矩阵计算方法，属于存算一体领域，包括：提出了一种包括锁存器、均衡器和失衡器的感测放大器，实现ReRAM位线和存储结点的完全解耦，并基于该感测放大器提出一种级联反馈的位线感测架构，在单行周期时间内使能了预充电一次、读出多个比特的功能，进一步提出了以感测放大器为中心的跨级交错机制，用于连续的列VMM访问，通过利用相邻子阵列之间的开放位线拓扑布局，来提高底层硬件资源利用率。本发明提出的子阵列VMM感测机制和内存级并行化执行机制可以显著提高现代受限于内存的科学并行计算的整体模组性能和执行效率。

主权项：1.一种位线-存储结点解耦的感测放大器，应用于基于开放位线ReRAM子阵列中位线的感测，其特征在于，包括：PMOS晶体管P1、锁存器、均衡器、失衡器和NMOS晶体管N1；P1的漏极连接正读取电压Vdd_RD，P1的栅极作为信号输入端；所述锁存器包括：PMOS晶体管PU1和PU2，以及NMOS晶体管PD1和PD2；PU1的漏极和PU2的漏极相连，形成结点SAP，P1的源极与结点SAP相连；PU1的源极与PD1的漏极相连，形成第一结点；PU1的栅极与PD1的栅极相连，形成第二结点；PU2的源极与PD2的漏极相连，形成第三结点；PU2的栅极与PD2的栅极相连，形成第四结点；第一结点与第三结点相连，作为存储结点SN，第二结点与第四结点相连，作为存储结点存储结点SN与所存储的信号互为相反；所述均衡器包括：NMOS晶体管EQZ和NMOS晶体管Bridge；EQZ的漏极和源极分别与PD1和PD2的栅极相连，EQZ的栅极作为EQL信号输入端；Bridge的栅极作为LOCKL信号输入端；所述失衡器包括：NMOS晶体管N2和N3；N2的漏极与PD1的源极相连，形成结点VP；N3的漏极与PD2的源极相连，形成结点VQ；N2和N3的源极相连，形成结点SAN；Bridge的漏极和源极分别与结点VP和VQ相连；N2的栅极作为参考电压输入端，N3的栅极作为位线电压输入端；N1的漏极与结点SAN相连，N1的源极接地，N1的栅极作为SAEN信号输入端；其中，信号与SAEN信号互为相反，SAEN信号用于使能感测放大器；EQL信号是均衡线信号，LOCKL信号是锁线信号。

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百度查询： 华中科技大学 位线-存储结点解耦的位线感测放大器、存算一体内存储器以及原位矩阵计算方法