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申请/专利权人：北京轩宇信息技术有限公司

摘要：本发明公开了一种多进制码移键控扩频加MSK收发信机FPGA的验证方法，涉及FPGA验证测试技术领域，包括多进制码移键控扩频加MSK收发信机FPGA的验证方法包括下述内容：S1、发射机模块设计；S2、双验证；S3、DSP模块设计。该多进制码移键控扩频加MSK收发信机FPGA的验证方法，提供了全套的软环境验证架构方案，而不依赖于实际硬件环境及相关的配套软件，为FPGA设计阶段反复试验，不断调整修改技术方案提供了强大的解决方案，可以大大提高FPGA开发效率，解决了第三方FPGA验证人员不具备实物硬件条件的验证环境问题，解决了验证环境有无的问题，使软环境验证技术成为可能选项，验证效率大为提高。

主权项：1.一种多进制码移键控扩频加MSK收发信机FPGA的验证方法，其特征在于：所述多进制码移键控扩频加MSK收发信机FPGA的验证方法包括下述内容：S1、发射机模块设计：与收发信机FPGA相连接的发射机模块采用SystemVerilog语言实现，并由如下子模块组成：原始数据成帧处理模块，多进制RS编码处理模块，多进制扩频处理模块，IQ分路模块，MSK调制模块，同时在收发信机FPGA解调数据输出端使用RS译码数据接收模块接收解调、解扩后RS译码数据；S2、双验证：与收发信机FPGA应连接的接收机模块，因为收发信机FPGA的发射端MSK信号只进行了加权处理并未进行正交载波调制，同时加权处理后的IQ路数据合路后数据通过DA接口输出，因此采用2种验证技术方案，具体如下：第一种，采用SystemVerilog语言实现接收机模块：IQ加权数据分离模块分离出IQ两路信号，再经过发射机模块中的MSK调制模块进行正交载波调制后，重新经过FPGA接收端接收处理，相当于将FPGA发射端信号环回后将收发信机FPGA的接收端作为验证接收机；第二种，采用Matlab语言实现接收机模块，IQ加权数据分离模块分离出IQ两路信号，再经过发射机模块中的MSK调制模块进行正交载波调制后，作为信号源送入Matlab进行接收处理，由如下子模块组成：IQ分路内插法模块，Matlab正交下变频模块，Matlab解加权处理模块，Matlab低通滤波模块，Matlab抽样判决模块，另外为了观察MSK信号处理过程，依次附加有MSK信号频谱分析模块，Matlab乘以相干载波信号模块，Matlab乘以相干载波信号频谱分析模块，低通滤波后信号模块，低通滤波后信号频谱分析模块，解调结果绘图显示模块；同时还有SystemVerilog语言实现的DSP_MOD模块，该模块连接收发信机FPGA的控制端信号，为验证环境提供控制指令及发射端所需的原始数据；S3、DSP模块设计：SystemVerilog语言实现DSP_MOD模块连接收发信的DSP接口，DSP向DUT发送的模式控制指令，同时DUT发射端输出的MSK调制信号的原始数据也通过DSP发送给DUT，DSP_MOD使用task函数设计DSP写和DSP读函数，完成与DUT的数据交互；所述步骤S2中，第一种验证技术方案中，接收机模块由如下子模块组成：IQ加权后数据分离模块、IQ加权数据内插模块、MSK调制模块、DUT、MSK频谱分析模块即分析发射端信号、RS译码数据接收模块；其中，IQ加权后数据分离模块：接收DUT即收发信机FPGA发射端DA接口输出的MSK数据，MSK数据只进行了加权处理，将合路后的IQ数据分离开，形成I、Q两路数据位宽16bit；IQ加权数据内插模块：IQ分离后数据为16bit宽，I路在前，Q路在后，将两路16bit分量做两倍内插形成32bit，保证支路的码元宽度不变，从而得到同相分量P_I和正交分量P_Q，且两支路之间有一个码元周期Tc的延迟；MSK调制模块：将IQ加权数据内插后信号，发送给MSK调制模块，进行正交载波上变频处理，完成MSK调制，该MSK调制信号分2路进行后续处理，其中1路发送给DUT即收发信机FPGA的接收端，另1路发送给Matlab接收机；DUT：完成MSK调制的发射端信号环回接收处理，进行MSK解调，解扩、RS译码；所述MSK频谱分析模块：接收的信号为收发信机FPGA发射端输出的MSK信号，目的是观察经过正交载波调制后形成完整MSK调制信号的频谱结果，对发射端信号做一个初步的判断，观察其+1、-1码元数据经过MSK调制后频率间隔是否为12Ts，计算其调制指数是否为0.5；在第一种验证技术方案中，RS译码数据接收模块：经过DUT即收发信机FPGA接收端的解调、解扩、译码处理后数据打印保存，并与原始数据比对，若FPGA处理正确，则前后原始帧数据比对应该一致，否则，数据比对不一致。

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