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申请/专利权人：苏州兆芯半导体科技有限公司
摘要：本申请实施例提供的一种基于SRAM的存内计算电路、装置及电子设备，所述电路包括包含有锁存器的SRAM存储单元、第一传输单元、第二传输单元及逻辑运算单元；第一传输单元的第一控制端与SRAM存储单元内锁存器的第一输出端连接，第一传输单元的第二控制端与第一位线连接，第一传输单元的第一端与逻辑运算单元的第一输入端及第三位线连接；第一传输单元的第二端接地或接电源；第二传输单元的第一控制端与SRAM存储单元内锁存器的第二输出端连接，第二传输单元的第二控制端与第二位线连接，第二传输单元的第一端与逻辑运算单元的第二输入端及第四位线连接；第二传输单元的第二端接地或接电源。用以降低实现难度。
主权项：1.一种基于SRAM的存内计算电路，其特征在于，包括：包含有锁存器的SRAM存储单元、第一传输单元、第二传输单元及逻辑运算单元；所述第一传输单元的第一控制端与所述SRAM存储单元内锁存器的第一输出端连接，所述第一传输单元的第二控制端与第一位线连接，所述第一传输单元的第一端与所述逻辑运算单元的第一输入端及第三位线连接；所述第一传输单元的第二端接地或接电源；所述第二传输单元的第一控制端与所述SRAM存储单元内锁存器的第二输出端连接，所述第二传输单元的第二控制端与第二位线连接，所述第二传输单元的第一端与所述逻辑运算单元的第二输入端及第四位线连接；所述第二传输单元的第二端接地或接电源；所述第一传输单元，用于从SRAM存储单元的锁存器内获取第一操作数，从所述第一位线中获取第二操作数，并根据所述第一操作数及第二操作数控制所述逻辑运算单元的第一输入端接收的第一信号；所述第二传输单元，用于从SRAM存储单元的锁存器内获取第三操作数，从所述第二位线中获取第四操作数，并根据所述第三操作数及第四操作数控制所述逻辑运算单元的第二输入端接收的第二信号；所述逻辑运算单元，用于根据所述第一输入端接收的第一信号及第二输入端接收的第二信号进行逻辑运算，得到所述第一操作数及第二操作数的积，和或所述第一操作数及第二操作数的和。
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权利要求：
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