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申请/专利权人：上海合芯数字科技有限公司;合芯科技有限公司
摘要：本申请提供的集成电路的时序收敛方法、装置及设备、装置及设备，该方法包括：在多个电路模块中确定至少一个目标模块；确定目标模块的待修正端口和待修正端口的连接关系；连接关系用于指示需要与待修正端口连接的电路模块；确定需要插入连接关系指示的连接链路的缓冲模块，若确定插入缓冲模块后待修正端口的数据传输速率无法满足时序要求，则调整插入连接链路的缓冲模块，直至待修正端口的数据传输速率符合时序要求。本实施例通过在集成电路中对目标模块进行筛选，并确定目标模块中的待修正端口之后，不断调整待修正端口所对应连接的链路中的缓冲模块，进而确保集成电路设计符合时序设计要求。
主权项：1.一种集成电路的时序收敛方法，其特征在于，所述集成电路包括多个电路模块，所述方法包括：在所述多个电路模块中确定至少一个目标模块，以及，确定所述目标模块的待修正端口和所述待修正端口的连接关系；其中，所述待修正端口为所述目标模块中需要进行时序修正的端口；所述连接关系用于指示需要与所述待修正端口连接的电路模块；在所述连接关系指示的连接链路中插入缓冲模块，以使所述待修正端口的数据传输速率符合时序要求；其中，确定所述目标模块的待修正端口，包括：获取所述集成电路的初始版图信息；生成第一约束条件；其中，所述第一约束条件用于约束仅允许对所述集成电路中除所述目标模块的端口以外的其余电路模块的端口的信号传输进行时序约束；基于所述第一约束条件，对所述初始版图信息进行时序优化处理，得到处理后的版图信息；其中，所述时序优化处理用于指示对所述初始版图信息中的信号传输进行时序约束；对所述处理后的版图信息进行时序分析处理，得到第一时序分析结果；其中，所述第一时序分析结果用于指示处理后的版图信息中各端口的数据是否符合时序传输要求；根据所述时序分析结果，确定所述目标模块的待修正端口。
全文数据：
权利要求：
百度查询： 上海合芯数字科技有限公司 合芯科技有限公司 集成电路的时序收敛方法、装置及设备
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