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申请/专利权人：华力智芯(成都)集成电路有限公司

摘要：本发明公开了一种应用于低轨卫星互联网系统的LDPC译码器逻辑设计方法，包括以下步骤：步骤1：初始化译码器的输入对数似然比；步骤2：计算当前译码器的判决输出并作校验；步骤3：根据步骤2的校验结果，判断是否结束译码；步骤4：码元节点到校验节点的信息传递；步骤5：校验节点到码元节点的信息传递；步骤6：循环步骤2‑5，直至译码完成。本发明能够很大程度上提高译码器的吞吐量，同时有效降低对memory资源的使用率，提升系统的性能。

主权项：1.一种应用于低轨卫星互联网系统的LDPC译码器逻辑设计方法，其特征在于，包括以下步骤：步骤1：初始化译码器的输入对数似然比；步骤2：计算当前译码器的判决输出并作校验；步骤3：根据步骤2的校验结果，判断是否结束译码；步骤4：码元节点到校验节点的信息传递；步骤5：校验节点到码元节点的信息传递；步骤6：循环步骤2-5，直至译码完成；所述步骤1中，译码器的输入对数似然比为llrn， 其中，校验节点和码元节点之间互相传递的消息zn→miter和lm→niter初始化为0，迭代次数iter初始化为0，这里iter代表当前已迭代的次数；zn→m0＝0lm→n0＝0所述步骤2的具体过程为：步骤2-1：计算每个比特的对数似然比zn： 步骤2-2：根据zn作判决，得到当前译码器的输出比特yn： n＝0,1,2…N-1步骤2-3：检查yn是否满足所有的校验，即是否满足下面N-K个校验方程： 若满足全部校验，表示yn是合法的，设置校验标志flg＝0；若有任何一个校验不满足，表示yn是非法的，设置校验标志flg＝1；所述步骤3的具体过程为：当步骤2-3中的校验标志flg＝0时，则说明当前译出的是一个合法码字，停止译码，输出检验flg和输出比特yn；当步骤2-3中的校验标志flg＝1时，说明当前译出的不是合法码字，如果已达最大迭代次数，则停止译码，输出检验flg和输出比特yn；否则继续下一步骤，迭代次数iter加1；所述步骤4的具体过程为：计算码元节点向校验节点传递的消息zn→miter： 其中，Mn表示和第n个码元节点相连的校验节点的编号集合，需要计算的zn→m的个数等于校验矩阵H的重量；所述步骤5的具体过程为：计算校验节点向码元节点传递的消息lm→niter： 其中，Nm表示与第m个校验节点相连的码元节点的编号集合，采用Normalized–BP算法，α是配置的参数；在计算校验节点向码元节点传递的消息之前，先提取原始校验矩阵H_matrix中的特征信息，并拆分成4个参数表格，分别是Col_Wt_parameter、Row_Wt_parameter、Row_Pos_parameter、Row_Shift_parameter，其中，Col_Wt_parameter为ROM，用于存储原始校验矩阵每列的重量，即非0元素的个数；Row_Wt_parameter为ROM，用于存储原始校验矩阵每行的重量，即非0元素的个数；Row_Pos_parameter为ROM，用于存储原始校验矩阵中非0元素按列自然排序后的序号再按行读取出来后的编号排列，取值范围为[0,W-1]，其中W为校验矩阵HN-K,N的重量，即非0元素的个数；Row_Shift_parameter为ROM，用于在储原始校验矩阵中非0元素所在列的序号仅非0元素按行排序，取值范围为[0,N-1]，N为校验矩阵HN-K,N的总列数。

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