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申请/专利权人：高通股份有限公司
摘要：一种锁相环路PLL方法包括：基于参考时钟或信号的相位与反馈时钟的相位的比较来生成第一信号；基于该第一信号生成输出时钟；生成中间反馈时钟，包括对该输出时钟进行分频；基于数字控制信号对该中间反馈时钟进行小数分频以生成该反馈时钟；以及基于具有比该反馈时钟的频率高的频率的采样时钟来生成该数字控制信号。在一个具体实施中，PLL包括倍频器以基于该反馈时钟生成该采样时钟。在另一具体实施中，PLL使用该中间反馈时钟作为该采样时钟。
主权项：1.一种锁相环路PLL，包括：小数分频器；相位检测器，所述相位检测器包括被配置为接收参考时钟或信号的第一输入端和耦合到所述小数分频器的输出端的第二输入端；压控振荡器VCO，所述压控振荡器VCO包括耦合到所述相位检测器的输出端的输入端和耦合到所述小数分频器的第一输入端的输出端；和数字控制电路，所述数字控制电路包括倍频器，所述倍频器包括耦合到所述小数分频器的所述输出端的第一输入端，其中所述数字控制电路包括耦合到所述小数分频器的第二输入端的输出端。
全文数据：
权利要求：
百度查询： 高通股份有限公司 具有由频率高于小数锁相环路（PLL）反馈信号的时钟驱动的数字控制的PLL
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