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申请/专利权人：西安爱生技术集团有限公司
摘要：本发明提供了一种基于FPGA的CML接口协议编码系统及方法。系统包括FPGA协议编码器模块和FPGA高速收发器接口，其中，FPGA协议编码器模块采用Verilog硬件描述语言实现，包括数据缓存模块、协议预处理模块、协议控制模块、8B10B编码模块和RD极性计算模块，FPGA高速收发器接口采用电流型逻辑电路模式，使用差分信号对数据进行传输。本发明采用Verilog语言实现一种可编程性、适应性强的CML接口协议编码系统及方法，为FPGA实现CML接口提供一种新的思路。
主权项：1.一种基于FPGA的CML接口协议编码系统，其特征在于：包括FPGA协议编码器模块和FPGA高速收发器接口，其中，FPGA协议编码器模块采用Verilog硬件描述语言实现，包括数据缓存模块、协议预处理模块、协议控制模块、8B10B编码模块和RD极性计算模块，数据缓存模块用于数据存储和速率匹配，协议预处理模块对控制信号进行初步的分类，协议控制模块按照接口协议控制规则将控制信号编码成控制字符，8B10B编码模块完成控制字符和数据字符的8B10编码的功能，RD极性计算模块实时计算编码后数据帧的RD极性，供8B10B编码模块以及协议控制模块使用满足编码中对极性的要求；FPGA高速收发器接口采用电流型逻辑电路模式，使用差分信号对数据进行传输。
全文数据：
权利要求：
百度查询： 西安爱生技术集团有限公司 一种基于FPGA的CML接口协议编码系统及方法
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