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申请/专利权人：爱思开海力士有限公司

摘要：本发明提供了一种用于包括四层单元QLC存储器单元的存储器装置的编码方法和系统。存储器系统的控制器包括受约束编码装置，该受约束编码装置包括第一编码器和第二编码器。第一编码器基于受约束代码对两个数据位进行联合编码，该两个数据位对应于从多个逻辑页面之中选择的两个逻辑页面。第二编码器基于错误校正码对经编码数据位和剩余数据位进行独立编码以生成对应于多个编程电压PV电平的标记，该剩余数据位对应于多个逻辑页面之中的两个未选择逻辑页面。

主权项：1.一种存储器系统，包括：存储器装置，包括四层单元，即QLC；以及控制器，包括受约束编码装置，其中所述受约束编码装置包括：第一编码器，基于受约束代码对两个数据位进行联合编码，所述两个数据位对应于从多个逻辑页面之中选择的两个逻辑页面；以及第二编码器，基于错误校正码对经编码数据位和剩余数据位进行独立编码以生成对应于多个编程电压电平，即PV电平的标记，所述剩余数据位对应于所述多个逻辑页面之中的两个未选择的逻辑页面。

全文数据：用于包括QLC单元的存储器装置的编码方法和系统相关申请的交叉引用本申请要求于2018年3月16日提交的申请号为62643,975的美国临时申请的优先权，该申请的全部内容通过引用并入本文。技术领域本公开的实施例涉及一种用于存储器装置的编码方案。背景技术计算机环境范例已经变为可随时随地使用的普适计算系统。因此，诸如移动电话、数码相机和笔记本计算机的便携式电子装置的使用已经快速增长。这些便携式电子装置通常使用具有存储器装置的存储器系统，即数据存储装置。数据存储装置用作便携式电子装置的主存储器装置或辅助存储器装置。因其不具有移动部件，所以使用存储器装置的存储器系统提供优良的稳定性、耐用性、高信息访问速度以及低功耗。具有这种优点的存储器系统的示例包括通用串行总线USB存储器装置、具有各种接口的存储卡以及固态驱动器SSD。存储器系统使用用于存储器单元的各种编码方案。发明内容本发明的方面包括用于包括四层单元QLC存储器单元的存储器装置的编码方法和系统。在一个方面，存储器系统包括：存储器装置，其包括四层单元QLC；以及控制器，其包括受约束编码装置。受约束编码装置包括第一编码器和第二编码器。第一编码器基于受约束代码对两个数据位进行联合编码，该两个数据位对应于从多个逻辑页面之中选择的两个逻辑页面。第二编码器基于错误校正码对经编码数据位和剩余数据位进行独立编码以生成对应于多个编程电压PV电平的标记，该剩余数据位对应于多个逻辑页面之中的两个未选择逻辑页面。在另一方面，存储器系统包括：存储器装置，其包括四层单元QLC；以及控制器，其包括受约束编码装置。受约束编码装置包括第一编码器和第二编码器。第一编码器基于受约束代码对第一和第三数据进行联合编码，该第一和第三数据对应于多个逻辑页面之中的第一和第三逻辑页面。第二编码器基于错误校正码对第二数据和第四数据以及经编码的第一和第三数据进行独立编码以生成对应于多个编程电压PV电平的标记，第二和第四数据对应于多个逻辑页面之中的第二和第四逻辑页面。在又一方面，一种用于操作存储器系统的方法，该存储器系统包括存储器装置，该存储器装置包括四层单元QLC，该方法包括：基于受约束代码，对两个数据位进行联合编码，该两个数据位对应于从多个逻辑页面之中选择的两个逻辑页面；并且基于错误校正码，对经编码数据位和剩余数据位进行独立编码以生成对应于多个编程电压PV电平的标记，该剩余数据位对应于多个逻辑页面之中的两个未选择逻辑页面。从以下描述中，本发明的另外方面将变得显而易见。附图说明图1是示出根据本发明的实施例的存储器系统的框图。图2是示出根据本发明的实施例的存储器系统的框图。图3是示出根据本发明的实施例的存储器系统的存储器装置的存储块的电路图。图4是示出存储器装置的单元的状态的示图。图5是示出存储器装置的单元的示图。图6是用于描述存储器装置中的单元间干扰inter-cellinterference的示图。图7是示出用于四层单元QLC的编程电压PV电平和逻辑页面之间的映射的格雷码的示例的示图。图8是示出图7的格雷码中的弱编程电压PV电平的示图。图9是示出使用图7的格雷码的存储器装置中的单元间干扰的示图。图10是示出根据本发明的实施例的存储器系统的示图。图11是示出根据本发明的实施例的编码装置的示图。图12是示出根据本发明的实施例的编码装置的操作方法的流程图。图13是示出根据本发明的实施例的编码装置的操作的示图。图14A和图14B是示出根据本发明的另一实施例的编码装置的操作的示图。图15A和图15B是示出由根据本发明的另一实施例的编码装置处理的位序列的状态图。图16是示出根据本发明的又一实施例的编码装置的操作的示图。图17A至图17I是示出由根据本发明的又一实施例的编码装置处理的位序列的状态图。具体实施方式以下参照附图更详细地描述各个实施例。然而，本发明可以不同形式实现，因此不应被解释为限于本文阐述的实施例。相反地，提供这些实施例以使本公开彻底且完整，并且将本发明的范围充分地传达给本领域技术人员。此外，本文中对“实施例”、“另一实施例”等的参考不一定仅针对一个实施例，并且对任何这种短语的不同参考不一定针对相同的实施例。贯穿本公开，在本发明的附图和实施例中，相同的附图标记表示相同的部件。本发明可以多种方式实施，包括作为进程；设备；系统；体现在计算机可读存储介质上的计算机程序产品；和或处理器，诸如适于运行存储在联接到处理器的存储器上的指令和或由联接到处理器的存储器提供的指令的处理器。在本说明书中，这些实施或本发明可能采取的任何其它形式可被称为技术。通常，所公开进程的步骤的顺序可在本发明的范围内改变。除非另有说明，否则被描述为适于执行任务的诸如处理器或者存储器的部件可被实施为被临时配置成在给定时间执行任务的通用部件或被制造为执行任务的特定部件。如本文所使用的，术语“处理器”等指适于处理诸如计算机程序指令的数据的一个或多个装置、电路和或处理内核。下面提供了对本发明的实施例的详细描述以及示出本发明的方面的附图。结合这些实施例描述本发明，但是本发明不限于任何实施例。本发明的范围仅由权利要求限定。本发明涵盖在权利要求范围内的许多替换方案、修改方案和等同方案。为了提供对本发明的全面理解，在下面的描述中阐述了许多具体细节。为了示例的目的提供这些细节；可在没有一些或所有这些具体细节的情况下，根据权利要求实施本发明。为了清楚起见，没有详细描述与本发明相关的技术领域中公知的技术材料，以免不必要地模糊本发明。图1是示出根据本发明的实施例的存储器系统10的框图。参照图1，存储器系统10可包括存储器控制器100和半导体存储器装置200，该半导体存储器装置200可代表多于一个的这种装置。半导体存储器装置200可以是闪速存储器装置，特别是NAND型的闪速存储器装置。存储器控制器100可控制半导体存储器装置200的全部操作。半导体存储器装置200可在存储器控制器100的控制下执行一个或多个擦除操作、编程操作和读取操作。半导体存储器装置200可通过输入输出IO线接收命令CMD、地址ADDR和数据DATA。半导体存储器装置200可通过电源线接收电力PWR，并且通过控制线接收控制信号CTRL。控制信号CTRL可包括命令锁存使能CLE信号、地址锁存使能ALE信号、芯片使能CE信号、写入使能WE信号、读取使能RE信号等。存储器控制器100和半导体存储器装置200可被集成在诸如固态驱动器SSD的单个半导体装置中。SSD可包括用于在其中存储数据的存储装置。当半导体存储器系统10被用在SSD中时，联接到存储器系统10的主机未示出的操作速度可显著提高。存储器控制器100和半导体存储器装置200可被集成在诸如存储卡的单个半导体装置中。例如，存储器控制器100和半导体存储器装置200可进行如此集成以形成：个人计算机存储卡国际协会PCMCIA的PC卡、紧凑型闪存CF卡、智能媒体SM卡、记忆棒、多媒体卡MMC、缩小尺寸的多媒体卡RS-MMC、微尺寸版本的MMC微型MMC、安全数字SD卡、迷你安全数字迷你SD卡、微型安全数字微型SD卡、高容量安全数字SDHC和或通用闪存UFS。在另一实施例中，存储器系统10可被设置为诸如以下的电子装置中的各种部件中的一种：计算机、超移动PCUMPC、工作站、上网本计算机、个人数字助理PDA、便携式计算机、网络平板PC、无线电话、移动电话、智能电话、电子书阅读器、便携式多媒体播放器PMP、便携式游戏装置、导航装置、黑盒、数码相机、数字多媒体广播DMB播放器、三维电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、数据中心的存储装置、能够在无线环境中接收和发送信息的装置、射频识别RFID装置以及家庭网络的各种电子装置中的一种、计算机网络的各种电子装置中的一种、远程信息处理网络的电子装置中的一种或计算系统的各种部件中的一种。图2是示出根据本发明的实施例的存储器系统的详细框图。例如，图2的存储器系统可描述图1所示的存储器系统10。参照图2，存储器系统10可包括存储器控制器100和半导体存储器装置200。存储器系统10可响应于来自主机装置的请求而操作，并且特别地，存储待由主机装置访问的数据。主机装置可利用各种种类的电子装置中的任意一种来实施。在一些实施例中，主机装置可包括诸如以下的电子装置：台式计算机、工作站、三维3D电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、和或数字视频记录器以及数字视频播放器。在一些实施例中，主机装置可包括诸如以下的便携式电子装置：移动电话、智能电话、电子书、MP3播放器、便携式多媒体播放器PMP和或便携式游戏机。存储器装置200可存储待由主机装置访问的数据。存储器装置200可利用诸如动态随机存取存储器DRAM和或静态随机存取存储器SRAM的易失性存储器装置或诸如只读存储器ROM、掩模ROMMROM、可编程ROMPROM、可擦除可编程ROMEPROM、电可擦除可编程ROMEEPROM、铁电随机存取存储器FRAM、相变RAMPRAM、磁阻RAMMRAM和或电阻式RAMRRAM的非易失性存储器装置来实施。控制器100可控制数据在存储器装置200中的存储。例如，控制器100可响应于来自主机装置的请求来控制存储器装置200。控制器100可将从存储器装置200读取的数据提供给主机装置并可将从主机装置提供的数据存储到存储器装置200中。控制器100可包括通过总线160联接的存储装置110、可被实施为诸如中央处理单元CPU的处理器的控制部件120、错误校正码ECC部件130、主机接口IF140和存储器接口IF150。存储装置110可用作存储器系统10和控制器100的工作存储器，并且存储用于驱动存储器系统10和控制器100的数据。当控制器100控制存储器装置200的操作时，存储装置110可存储由控制器100和存储器装置200用于诸如读取操作、写入操作、编程操作和擦除操作的操作的数据。存储装置110可利用诸如静态随机存取存储器SRAM或动态随机存取存储器DRAM的易失性存储器来实施。如上所述，存储装置110可将主机装置使用的数据存储在存储器装置200中，以用于读取操作和写入操作。为了存储数据，存储装置110可包括程序存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。控制部件120可控制存储器系统10的一般操作，并且响应于来自主机装置的写入请求或读取请求控制存储器装置200的写入操作或读取操作。控制部件120可驱动被称为闪存转换层FTL的固件来控制存储器系统10的一般操作。例如，FTL可执行诸如逻辑到物理L2P映射、损耗均衡、垃圾收集和或坏块处理的操作。L2P映射被称为逻辑块寻址LBA。ECC部件130可检测并校正在读取操作期间从存储器装置200读取的数据中的错误。当错误位的数量大于或等于可校正错误位的阈值数量时，ECC部件130可不校正错误位，而是可输出指示校正错误位失败的错误校正失败信号。在一些实施例中，ECC部件130可基于诸如以下的编码调制来执行错误校正操作：低密度奇偶校验LDPC码、博斯-查德胡里-霍昆格姆Bose-Chaudhri-Hocquenghem，BCH码、turbo码、turbo乘积码TPC、里德-所罗门Reed-Solomon，RS码、卷积码、递归系统码RSC、网格编码调制TCM或分组编码调制BCM。这样，ECC部件130可包括适于错误校正操作的所有电路、系统或装置。主机接口140可通过诸如以下的各种接口协议中的一种或多种与主机装置通信：通用串行总线USB、多媒体卡MMC、高速外围组件互连PCI-e、小型计算机系统接口SCSI、串列SCSISAS、串行高级技术附件SATA、并行高级技术附件PATA、增强型小型磁盘接口ESDI、电子集成驱动器IDE以及高速非易失性存储器NVMe。存储器接口150可提供控制器100和存储器装置200之间的接口连接，以允许控制器100响应于来自主机装置的请求来控制存储器装置200。存储器接口150可在CPU120的控制下生成用于存储器装置200的控制信号并处理数据。当存储器装置200是诸如NAND闪速存储器的闪速存储器时，存储器接口150可在CPU120的控制下生成用于存储器的控制信号并处理数据。存储器装置200可包括存储器单元阵列210、控制电路220、电压生成电路230、行解码器240、可以是页面缓冲器阵列形式的页面缓冲器250、列解码器260和输入输出电路270。存储器单元阵列210可包括可存储数据的多个存储块211。电压生成电路230、行解码器240、页面缓冲器阵列250、列解码器260和输入输出电路270可形成存储器单元阵列210的外围电路。外围电路可执行存储器单元阵列210的编程操作、读取操作或擦除操作。控制电路220可控制外围电路。电压生成电路230可生成各种电平的操作电压。例如，在擦除操作中，电压生成电路230可生成各种电平的操作电压，诸如擦除电压和通过电压。行解码器240可与电压生成电路230和多个存储块211电通信。行解码器240可响应于由控制电路220生成的行地址RADD在多个存储块211之中选择至少一个存储块，并将从电压生成电路230供给的操作电压传输到所选择存储块。页面缓冲器250可通过位线BL与存储器单元阵列210电通信如图3所示。响应于由控制电路220生成的页面缓冲器控制信号，页面缓冲器250可利用正电压对位线BL进行预充电，在编程操作和读取操作中向所选择存储块传输数据和从所选择存储块接收数据，或者临时存储所传输的数据。列解码器260可向页面缓冲器250传输数据和从页面缓冲器250接收数据，或者与输入输出电路270交换数据。输入输出电路270可通过输入输出电路270向控制电路220传输从外部装置例如，存储器控制器100接收的命令和地址，将数据从外部装置传输到列解码器260，或将数据从列解码器260输出到外部装置。控制电路220可响应于命令和地址来控制外围电路。图3是示出根据本发明的实施例的半导体存储器装置的存储块的电路图。例如，图3的存储块可以是图2所示的存储器单元阵列210的存储块211中的任意一个。参照图3，示例性存储块211可包括联接到行解码器240的多个字线WL0至WLn-1、漏极选择线DSL和源极选择线SSL。这些线可平行布置，其中多个字线处于DSL与SSL之间。示例性存储块211可进一步包括分别联接到位线BL0至BLm-1的多个单元串221。每列的单元串可包括一个或多个漏极选择晶体管DST和一个或多个源极选择晶体管SST。在所示实施例中，每一个单元串具有一个DST和一个SST。在单元串中，多个存储器单元或存储器单元晶体管MC0至MCn-1可串联联接在选择晶体管DST和SST之间。存储器单元中的每一个可被形成为存储1位数据的单层单元SLC。存储器单元中的每一个可被形成为存储2位数据的多层单元MLC。存储器单元中的每一个可被形成为存储3位数据的三层单元TLC。存储器单元中的每一个可被形成为存储4位数据的四层单元QLC。每一个单元串中的SST的源极可联接到共源线CSL，并且每一个DST的漏极可联接到对应的位线。单元串中SST的栅极可联接到SSL，并且单元串中的DST的栅极可联接到DSL。跨越单元串的存储器单元的栅极可联接到各个字线。也就是说，存储器单元MC0的栅极联接到对应的字线WL0，存储器单元MC1的栅极联接到对应的字线WL1等。联接到特定字线的存储器单元的组可被称为物理页面。因此，存储块211中物理页面的数量可对应于字线的数量。页面缓冲器阵列250可包括联接到位线BL0至BLm-1的多个页面缓冲器251。页面缓冲器251可响应于页面缓冲器控制信号进行操作。例如，在读取或验证操作期间，页面缓冲器251可临时存储通过位线BL0至BLm-1接收的数据，或者感测位线的电压或电流。在一些实施例中，存储块211可包括NAND型闪速存储器单元。然而，存储块211不限于这种单元类型，而是可包括NOR型闪速存储器单元。存储器单元阵列210可被实施为混合闪速存储器或1-NAND闪速存储器，其中混合闪速存储器中组合了两种或更多种类型的存储器单元，1-NAND闪速存储器中控制器嵌入在存储器芯片内部。在一些实施例中，存储块211可包括NAND型闪速存储器单元。然而，存储块211不限于这种单元类型，而是可包括NOR型闪速存储器单元。存储器单元阵列210可被实施为混合闪速存储器或1-NAND闪速存储器，其中混合闪速存储器中组合了两种或更多种类型的存储器单元，1-NAND闪速存储器中控制器嵌入在存储器芯片内部。图4是示出存储器装置的不同类型的单元的编程状态或电压电平的分布的示图。参照图4，存储器单元中的每一个可利用存储1位数据的单层单元SLC、存储2位数据的多层单元MLC、存储3位数据的三层单元TLC或存储4位数据的四层单元QLC来实施。SLC的存储器单元可包括两个状态P0和P1。P0可指示擦除状态，并且P1可指示编程状态。因为SLC的存储器单元可被设置为两种不同状态中的一种，所以存储器单元中的每一个可根据设置的编码方法来编程或存储1个位。MLC的存储器单元可包括四个状态P0、P1、P2和P3。在这些状态之中，P0可指示擦除状态，并且P1至P3可指示编程状态。因为MLC的存储器单元可被设置为四种不同状态中的一种，所以存储器单元中的每一个可根据设置的编码方法来编程或存储两个位。TLC的存储器单元可包括八个状态P0至P7。在这些状态之中，P0可指示擦除状态，并且P1至P7可指示编程状态。因为TLC的存储器单元可被设置为八种不同状态中的一种，所以存储器单元中的每一个可根据设置的编码方法来编程或存储三个位。QLC的存储器单元可包括16个状态P0至P15。在这些状态之中，P0可指示擦除状态，并且P1至P15可指示编程状态。因为QLC的存储器单元可被设置为十六种不同状态中的一种，所以存储器单元中的每一个可根据设置的编码方法来编程或存储四个位。图5是示出存储器装置的单元的示图。参照图5，存储器装置可包括联接到字线WLi的多个存储器单元Cell0至Cellm-1。图6是用于描述存储器装置中的单元间干扰ICI的示图。参照图6，当从包括联接到字线WLi的存储器单元Cell0至Cell2的存储器装置例如，NAND闪速存储器中读取数据时，可能发生错误。在从NAND闪速存储器中读取的数据中的错误的主要来源可能是单元间干扰。当处于低编程电压PV电平的单元例如，Cell1被处于高PV电平的单元例如，Cell0和Cell2包围时，处于低PV电平中的单元的读取参考或阈值电压电平可能增加，导致其被回读为较高的PV电平。NAND闪速存储器已普遍存在于许多应用中。随着对闪速存储器的需求增加，正在开发四层单元QLC闪速存储器，其中每一个单元可存储代表属于四个逻辑页面的4个位的16个编程电压PV电平或标记。格雷编码方案可用于将这十六个标记映射到4个位的模式。图7是示出用于四层单元QLC的编程电压PV电平和逻辑页面之间的映射的格雷码的示例的示图。参照图7，QLC单元具有十六个可能的PV电平PV0至PV15中的阈值电压或PV电平。这些PV电平对应于十六个标记，十六个标记可存储在每一个单元中。格雷码可将16个PV电平或标记映射到4位模式，使得任何两个相邻PV电平的位映射仅相差1个位。这四个位被分配到四个不同的逻辑页面：作为最高有效位MSB页面的第一页面，作为最高中央有效位MCSB页面的第二页面，作为最低中央有效位LCSB页面的第三页面以及作为最低有效位LSB页面的第四页面。通常，用户数据的四个页面被独立地存储在这些逻辑页面上。所有四个页面的位序列使用格雷码被映射到标记序列，并且被编程到字线上的单元中。对逻辑页面中的任意一个的读取操作可利用3或4个NAND感测操作来执行。例如，为了读取LSB页面，在标记为R1、R6、R8和R11的读取阈值处执行NAND感测操作。这四个感测操作足以读取LSB页面，并且不需要确定每一个单元上的确切标记。再次参照图6，闪速存储器受到单元到单元或单元间干扰，使得高PV电平到与具有低PV电平的单元相邻的单元的编程发生错误。换言之，当处于低PV电平的单元例如，Cell1被处于高PV电平的单元例如，Cell0和Cell2包围时，由于单元间干扰，处于低PV电平的单元例如，Cell1的读取参考或阈值电压电平可能增加。图8是示出图7的格雷码中的弱编程电压PV电平的示图。参照图8，示出了弱PV电平。弱PV电平可表示受读取干扰或保持retention影响的PV电平。例如，PV0和PV1电平可能受到读取干扰的影响。PV14和PV15电平可能受到保持的影响。图9是示出使用图7的格雷码的存储器装置的连续单元中的编程电压PV电平的序列的示图，其可能由于单元间干扰而在所读取的数据中发生错误。参照图9，当处于低PV电平的单元被处于高PV电平的单元包围时，可能发生单元间干扰。低PV电平可包括PV电平PV0和PV1，并且高PV电平可包括PV电平PV14和PV15。进一步地，低PV电平可包括PV电平PV2和PV3，并且高PV电平可包括PV电平PV12和PV13。以下列表表示在所读取数据中可能发生错误的连续单元中的PV电平的序列的示例：导致单元间干扰ICI的PV电平的序列具有所有逻辑页面中的一些页面即，最高有效位MSB页面和最低中央有效位LCSB页面的某些模式。换言之，如图9中的虚线框所描绘，导致ICI的PV电平的序列具有MSB页面“111”和LCSB页面“010”的某些模式。因此，期望避免将这种模式或序列编程到任何字线。还期望在无需太多的NAND感测操作并且无需太多额外的单元来执行编码的情况下这样处理，其中太多的NAND感测操作会导致读取性能劣化，太多额外的单元执行编码会降低每字线的用户位密度。期望在没有显著的速率损失或读取性能劣化的情况下避免将有害序列编程到存储器单元例如，QLC中。本发明的实施例提供了一种方案，以通过利用适当设计的受约束代码对四个逻辑页面中的两个进行联合编程，来避免将具有有害模式的某些序列例如，禁止序列或易干扰序列编程到四层单元QLC中。基于编程电压PV电平或标记与用户数据的位之间的映射关系以及待避开的标记的序列来选择被联合编码的逻辑页面。在各个实施例中，编码装置可一起对两个逻辑页面例如，MSB和LCSB逻辑页面的用户数据的位序列即，用户数据位序列进行编码。编码装置可确保可在速率损失可忽略的情况下避开对应于有害标记序列的位序列。读取两个逻辑页面中的任意一个可能需要额外的感测操作，这可通过仔细设计格雷码映射而被最小化。读取两个逻辑页面不需要额外的NAND感测操作。图10是示出根据本发明的实施例的存储器系统的示图。参照图10，存储器系统可包括控制器100和存储器装置200。存储器装置200可包括NAND型闪速存储器装置，该NAND型闪速存储器装置具有诸如单层单元SLC、多层单元MLC、三层单元TLC或四层单元QLC的存储器单元。在各个实施例中，存储器装置200可包括具有QLC存储器单元即，QLC的NAND型闪速存储器装置。控制器100可从主机未示出接收命令，并向存储器装置200提供接收的命令。例如，控制器100接收写入命令和对应于写入命令的写入数据，并且控制存储器装置200对写入数据执行编程操作。又例如，控制器100接收读取命令，并且控制存储器装置200对对应于读取命令的数据执行读取操作。控制器100将对应于读取命令的读取数据传输到主机。控制器100可包括编码装置1000A和解码装置1000B。在编程操作期间，编码装置1000A可基于设置的编码方案对写入数据执行编码操作。在读取操作期间，解码装置1000B可基于设置的对应于编码方案的解码方案对读取数据执行解码操作。下面将参照图11至图17I描述编码方案。虽然此处没有再次描述，但控制器100和存储器装置200可执行图1和图2中描述的操作。在实施例中，编码装置1000A和解码装置1000B可被实现在如图2所示的控制器100的ECC部件130中。如下所述，也可采用其它适当的布置。图11是示出根据本发明的实施例，例如图10的编码装置1000A的编码装置的示图。参照图11，编码装置1000A可包括第一编码器1110和第二编码器1120。第一编码器1110可基于受约束代码进行编码。第二编码器1120可基于错误校正码ECC进行编码。因此，第二编码器1120可被实现在ECC部件130中，而第一解码器1110被设置在ECC部件130的外部。第一编码器1110可从主机未示出接收数据位例如，用户数据位。数据位可包括两个数据位和剩余数据位。两个数据位可对应于从多个逻辑页面或多个的逻辑页面例如，四个逻辑页面之中选择的两个逻辑页面。剩余数据位可对应于多个逻辑页面之中的两个未选择逻辑页面。第一编码器1110可基于受约束代码对两个数据位进行联合编码。第二编码器1120可基于ECC对经编码用户位和剩余数据位独立编码。第二编码器1120可生成与多个编程电压PV电平例如，16个PV电平相对应的标记作为编码结果。在各个实施例中，可基于PV电平与数据位之间的映射关系以及标记之中的某些禁止序列或易干扰序列来选择两个逻辑页面。在各个实施例中，两个逻辑页面可包括四个逻辑页面之中的第一和第三逻辑页面，并且未选择逻辑页面可包括四个逻辑页面之中的第二和第四逻辑页面。在各个实施例中，第一逻辑页面可包括最高有效位MSB页面，第二逻辑页面可包括最高中央有效位MCSB页面，第三逻辑页面可包括最低中央有效位LCSB页面，并且第四逻辑页面可包括最低有效位LSB页面。在各个实施例中，受约束代码可包括使得具有禁止序列的位被避开的代码。具有禁止序列的位可对应于MSB和LCSB页面。在各个实施例中，对应于MSB页面的位序列包括值“111”，并且对应于LCSB页面的位序列包括值“010”。图12是示出根据本发明的实施例的编码装置的操作方法1200的流程图。参照图12，方法1200可包括可由图11的编码装置1000A执行的步骤1210和1220。编码装置1000A可从主机未示出接收数据位例如，用户数据位。数据位可包括两个数据位和剩余数据位。两个数据位可对应于从多个逻辑页面或多个的逻辑页面例如，四个逻辑页面之中选择的两个逻辑页面。剩余数据位可对应于多个逻辑页面之中的两个未选择逻辑页面。在步骤1210中，编码装置1000A可基于受约束代码对两个数据位进行联合编码。两个数据位可对应于从多个逻辑页面之中选择的两个逻辑页面。在步骤1220中，编码装置1000A可基于错误校正码对步骤1210中的经编码数据位和剩余数据位进行独立编码。编码装置1000A可生成对应于多个编程电压PV电平的标记。在各个实施例中，可基于PV电平与数据位之间的映射关系以及标记之中的某些禁止序列或易干扰序列来选择两个逻辑页面。在各个实施例中，两个逻辑页面可包括四个逻辑页面之中的第一和第三逻辑页面，并且未选择逻辑页面可包括四个逻辑页面之中的第二和第四逻辑页面。在各个实施例中，第一逻辑页面可包括最高有效位MSB页面，第二逻辑页面可包括最高中央有效位MCSB页面，第三逻辑页面可包括最低中央有效位LCSB页面，并且第四逻辑页面可包括最低有效位LSB页面。在各个实施例中，受约束代码可包括使得具有禁止序列的位被避开的代码。具有禁止序列的位可对应于MSB和LCSB页面。在各个实施例中，对应于MSB页面的位序列包括值“111”，并且对应于LCSB页面的位序列包括值“010”。图13是示出根据本发明的实施例的编码装置的操作的示图。图13的操作可由图11的编码装置1000A执行。参照图13，可对所有页面联合应用受约束编码和错误校正编码。在各个实施例中，页面可包括四个逻辑页面，包括最高有效位MSB页面、最高中央有效位MCSB页面、最低中央有效位LCSB页面和最低有效位LSB页面。编码装置1000A可使用受约束代码和错误校正码对所有页面的用户位序列进行编码，以生成标记序列，使得上述所有的有害模式或序列被避开。换言之，编码装置1000A可使用受约束代码和错误校正码对LSB页面的用户数据、LCSB页面的用户数据、MCSB页面的用户数据和MSB页面的用户数据一起进行编码。编码装置1000A可生成用于LSB、LCSB、MCSB和MSB页面的经编码数据以及用于所有页面的错误校正码ECC奇偶校验作为标记序列。可在标记序列中消除有害模式。使用这种约束方案的编码装置1000A的容量可以是0.9993。这表明至少在对所有四个页面完成联合编码时，可以接近1的速率完全地避开有害模式。受约束代码通常是已知的，并且可根据本文的教导构建用于编码装置1000A的适当的受约束代码。可以在速率损失非常小的情况下来执行这种编码方案。然而，每一个读取操作将需要大量的感测操作例如，15个NAND感测操作以在受约束代码能够被解码之前确定精确的标记。图14A和图14B是示出根据本发明的另一实施例的编码装置的操作的示图。图14A和图14B的操作可由图11的编码装置1000A执行。参照图14A和图14B，可对多个页面例如，4个页面之中的一个页面应用受约束编码和错误校正编码，并且可对所有其它页面独立应用错误校正编码。在各个实施例中，页面可包括四个逻辑页面，包括最高有效位MSB页面、最高中央有效位MCSB页面、最低中央有效位LCSB页面和最低有效位LSB页面。该一个页面可包括如图14A所示的LCSB页面，或者如图14B所示的MSB页面。在图14A中，编码装置1000A可使用受约束代码和错误校正码对单个页面即，LCSB页面的用户位序列进行编码，以生成标记序列，使得对应于上述有害模式或序列的某些位序列被避开。换言之，编码装置1000A可使用受约束代码和错误校正码对LCSB页面的用户数据进行编码，并且可使用错误校正码对MSB、MCSB和LSB页面的用户数据进行编码。编码装置1000A可生成用于LCSB页面的经编码数据和错误校正码ECC奇偶校验作为标记序列，并且可生成用于LSB、MCSB和MSB页面的用户数据和ECC奇偶校验。编码装置1000A可将受约束代码限制到单个逻辑页面即，LCSB页面，使得每一个逻辑页面可被独立解码。确保如图7至图9中的PV15-PV0-PV15即，位序列“0-1-0”的有害模式或序列不被编程。避免将位序列“0-1-0”写入LCSB页面可能足以消除上面识别的有害模式。使用这种约束方案的编码装置1000A的容量可以是0.8114。这表明可避开位序列“0-1-0”的任何代码的速率可能不具有大于0.8114的速率。在图14B中，编码装置1000A可使用受约束代码和错误校正码对用于单个页面即，MSB页面的用户位序列进行编码，以生成标记序列，使得对应于上述有害模式或序列的某些位序列被避开。换言之，编码装置1000A可使用受约束代码和错误校正码对MSB页面的用户数据进行编码，并且可使用错误校正码对MCSB、LCSB和LSB页面的用户数据进行编码。编码装置1000A可生成用于MSB页面的经编码数据和错误校正码ECC奇偶校验作为标记序列，并且可生成用于MCSB、LCSB和MSB页面的用户数据和ECC奇偶校验。编码装置1000A可将受约束代码限制到单个逻辑页面即，MSB页面，使得每一个逻辑页面可被独立解码。确保如图7至图9中的PV15-PV0-PV15即，位序列“1-1-1”的有害模式或序列不被编程。避免将位序列“1-1-1”写入MSB页面可能足以消除上面识别的有害模式。使用这种约束方案的编码装置1000A的容量可以是0.8791。这表明可避开位序列“1-1-1”的任何代码的速率可能不具有大于0.8791的速率。图15A和图15B是示出由根据本发明的另一实施例的编码装置处理的位序列的状态图。图15A和图15B中的位序列的转换可由图11的编码装置1000A执行。图15A的转换可对应于图14A的编码操作，并且图15B的转换可对应于图14B的编码操作。参照图15A，每一个状态由表示当前状态的位和表示最后两个状态的两个位处于椭圆内来指示。包括状态0,0、状态1,1和状态1,0的大多数状态具有两种输出转换可能性。状态0,1仅具有到状态1,1的一种输出转换可能性即“1”。因此，编码装置1000A可禁止位序列“0-1-0”。参照图15B，每一个状态由表示当前状态的位和表示最后两个状态的两个位处于椭圆内来指示。包括状态0,0、状态0,1和状态1,0的大多数状态具有两种输出转换可能性。状态1,1仅具有到状态1,0的一种输出转换可能性即“0”。因此，编码装置1000A可禁止位序列“0-1-0”。根据图14A至图15B所示的编码方案，可避开某些位序列，并且仍然可对逻辑页面中的每一个进行独立读取和解码，而无需读取字线中的每一个单元上的精确标记。然而，去除所有的有害模式可能导致显著的速率损失，即可能需要大量的备用位来对用户数据的位进行编码，这降低了存储器装置的页面中的用户数据的位密度。图16是示出根据本发明的又一实施例的编码装置的操作的示图。图16的操作可由图11的编码装置1000A执行。参照图16，可对从多个页面之中选择的两个页面应用受约束编码和错误校正编码，并且可对其它两个页面独立应用错误校正编码。在各个实施例中，页面可包括四个逻辑页面，包括最高有效位MSB页面、最高中央有效位MCSB页面、最低中央有效位LCSB页面和最低有效位LSB页面。所选择两个页面可包括LCSB和MSB页面，并且其它两个页面可包括MCSB和LSB页面。编码装置1000A可使用受约束代码和错误校正码对两个页面即，LCSB和MSB页面的用户位序列进行编码，以生成标记序列，使得对应于上述有害模式或序列的某些位序列被避开。在各个实施例中，对应于有害模式或序列的某些位序列可包括序列“MSB＝1,LCSB＝0-MSB＝1,LCSB＝1-MSB＝1,LCSB＝0”。换言之，编码装置1000A可使用受约束代码和错误校正码对LCSB和MSB页面的用户数据进行编码，并且可使用错误校正码对MCSB和LSB页面的用户数据进行编码。编码装置1000A可生成用于LCSB和MSB页面的经编码数据和错误校正码ECC奇偶校验作为标记序列，并且可生成用于MCSB和LSB页面的用户数据和ECC奇偶校验。如上所述，编码装置1000A可对两个逻辑页面即，MSB和LCSB页面联合执行受约束编码，留下其它两个逻辑页面而不进行任何受约束编码，使得编码装置1000A避开某些位序列MSB＝1，LCSB＝0-MSB＝1，LCSB＝1-MSB＝1，LCSB＝0。然后，50％的随机读取可能遭受劣化，并且50％的随机读取可能不会遭受任何劣化。因此，编码装置1000A可最小化由如图13所示的编码方案导致的读取延迟的增加。避开某些位序列MSB＝1，LCSB＝0-MSB＝1，LCSB＝1-MSB＝1，LCSB＝0可确保完全避开上述有害模式。使用这种约束方案的编码装置1000A的容量可以是0.9890。因此，这种约束方案不会导致速率损失，并且可完全避开有害的ICI模式。可使用公知技术来构造实现接近该值的速率的任何受约束代码。图17A至图17I是示出由根据本发明的又一实施例的编码装置处理的位序列的状态图。图17A和图17I中的位序列的转换可由图11的编码装置1000A执行。为清楚起见，图17A的转换将由图17B和图17I的转换分开进行说明。参照图17A至图17I，状态表示MSB和LCSB页面上的最后两位。边缘标签分别表示对应于MSB和LCSB页面的当前位。包括图17B的状态S1和S2、图17C的状态S3和S4、图17D的状态S5和S6、图17E的状态S7和S8、图17F的状态S9和S10、图17G的状态S12、图17H的状态S13和S14以及图17I的状态S15和S16的大多数状态具有四个输出边缘0,0、0,1、1,0和1,1作为可能的输出位。图17G的一个状态S11仅具有到状态S5、S9和S12的三个输出边缘。换言之，如果对应于MSB和LCSB页面的当前位为值0,0，则编码装置1000A可将状态S11转换到状态S5。如果对应于MSB和LCSB页面的当前位为值1,1，则编码装置1000A可将状态S11转换到状态S9。如果对应于MSB和LCSB页面的当前位为值0,1，则编码装置1000A可将状态S11转换到状态S12。因此，编码装置1000A可禁止来自MSB和LCSB页面的某些位序列MSB＝1,LCSB＝0-MSB＝1,LCSB＝1-MSB＝1,LCSB＝0。如前所述，本发明的实施例提供了一种用于避开待被编程到四层单元QLC存储器单元中的编程电压PV电平或标记之中的某些有害模式或序列的方案。虽然为了清楚和理解的目的已经相当详细说明和描述了前述实施例，但是本发明不限于所提供的细节。如本领域技术人员根据前述公开将理解的，存在许多实施本发明的可选方式。因此，所公开的实施例是说明性的，而非限制性的。本发明旨在涵盖落入权利要求范围内的所有修改方案和替换方案。

权利要求：1.一种存储器系统，包括：存储器装置，包括四层单元，即QLC；以及控制器，包括受约束编码装置，其中所述受约束编码装置包括：第一编码器，基于受约束代码对两个数据位进行联合编码，所述两个数据位对应于从多个逻辑页面之中选择的两个逻辑页面；以及第二编码器，基于错误校正码对经编码数据位和剩余数据位进行独立编码以生成对应于多个编程电压电平，PV电平的标记，所述剩余数据位对应于所述多个逻辑页面之中的两个未选择的逻辑页面。2.根据权利要求1所述的存储器系统，其中基于所述PV电平与数据位之间的映射关系以及所述标记之中的某些易干扰序列来选择所述两个逻辑页面。3.根据权利要求2所述的存储器系统，其中所述两个逻辑页面包括所述多个逻辑页面之中的第一逻辑页面和第三逻辑页面，并且所述未选择逻辑页面包括所述多个逻辑页面之中的第二逻辑页面和第四逻辑页面。4.根据权利要求3所述的存储器系统，其中所述第一逻辑页面包括最高有效位页面，即MSB页面，所述第二逻辑页面包括最高中央有效位页面，即MCSB页面，所述第三逻辑页面包括最低中央有效位页面，即LCSB页面，并且所述第四逻辑页面包括最低有效位页面，即LSB页面。5.根据权利要求4所述的存储器系统，其中所述受约束代码包括使得具有所述易干扰序列的位被避开的代码，所述位对应于所述MSB页面和所述LCSB页面。6.根据权利要求5所述的存储器系统，其中对应于所述MSB页面的位序列包括值“111”。7.根据权利要求6所述的存储器系统，其中对应于所述LCSB页面的位序列包括值“010”。8.一种存储器系统，包括：存储器装置，包括四层单元，即QLC；以及控制器，包括受约束编码装置，其中所述受约束编码装置包括：第一编码器，基于受约束代码对第一数据和第三数据进行联合编码，所述第一数据和第三数据对应于多个逻辑页面之中的第一逻辑页面和第三逻辑页面；以及第二编码器，基于错误校正码对第二数据和第四数据以及经编码第一数据和第三数据进行独立编码以生成对应于多个编程电压电平，即PV电平的标记，所述第二数据和第四数据对应于所述多个逻辑页面之中的第二逻辑页面和第四逻辑页面。9.根据权利要求8所述的存储器系统，其中所述控制器控制所述存储器装置以将所述标记编程到所述单元中。10.根据权利要求8所述的存储器系统，其中所述第一逻辑页面包括最高有效位页面，即MSB页面，所述第二逻辑页面包括最高中央有效位页面，即MCSB页面，所述第三逻辑页面包括最低中央有效位页面，即LCSB页面，并且所述第四逻辑页面包括最低有效位页面，即LSB页面。11.根据权利要求10所述的存储器系统，其中所述受约束代码包括使得具有所述标记之中的某些序列的位被避开的代码，所述位对应于所述MSB页面和所述LCSB页面。12.根据权利要求11所述的存储器系统，其中对应于所述MSB页面的位序列包括值“111”。13.根据权利要求12所述的存储器系统，其中对应于所述LCSB页面的位序列包括值“010”。14.一种用于操作存储器系统的方法，所述存储器系统包括存储器装置，所述存储器装置包括四层单元，即QLC，所述方法包括：基于受约束代码对两个数据位进行联合编码，所述两个数据位对应于从多个逻辑页面之中选择的两个逻辑页面；并且基于错误校正码对经编码数据位和剩余数据位进行独立编码以生成对应于多个编程电压电平，即PV电平的标记，所述剩余数据位对应于所述多个逻辑页面之中的两个未选择逻辑页面。15.根据权利要求14所述的方法，其中基于所述PV电平与数据位之间的映射关系以及所述标记之中的某些易干扰序列来选择所述两个逻辑页面。16.根据权利要求15所述的方法，其中所述两个逻辑页面包括所述多个逻辑页面之中的第一逻辑页面和第三逻辑页面，并且所述未选择逻辑页面包括所述多个逻辑页面之中的第二逻辑页面和第四逻辑页面。17.根据权利要求16所述的方法，其中所述第一逻辑页面包括最高有效位页面，即MSB页面，所述第二逻辑页面包括最高中央有效位页面，即MCSB页面，所述第三逻辑页面包括最低中央有效位页面，即LCSB页面，并且所述第四逻辑页面包括最低有效位页面，即LSB页面。18.根据权利要求17所述的方法，其中所述受约束代码包括使得具有所述易干扰序列的位被避开的代码，所述位对应于所述MSB页面和所述LCSB页面。19.根据权利要求18所述的方法，其中对应于所述MSB页面的位序列包括值“111”。20.根据权利要求19所述的方法，其中对应于所述LCSB页面的位序列包括值“010”。

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