买专利卖专利找龙图腾，真高效！ 查专利查商标用IPTOP,全免费！专利年费监控用IP管家,真方便！

龙图腾网恭喜上海维安半导体有限公司申请的专利一种低电容低钳位电压瞬态电压抑制器及其制造方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN111446239B 。

龙图腾网通过国家知识产权局官网在2025-01-14发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202010350695.1，技术领域涉及：H10D89/60；该发明授权一种低电容低钳位电压瞬态电压抑制器及其制造方法是由蒋骞苑;赵德益;赵志方;吕海凤;张啸;王允;张彩霞设计研发完成，并于2020-04-28向国家知识产权局提交的专利申请。

本一种低电容低钳位电压瞬态电压抑制器及其制造方法在说明书摘要公布了：本发明涉及一种低电容低钳位电压瞬态电压抑制器及其制造方法。低电容低钳位电压瞬态电压抑制器，在TVS管结构基础上，包含N‑型的硅衬底N‑sub硅片、P型阱PW、P+区、N+区、介质、接地金属层Gnd、接电源金属层VCC、信号端IO1和IO2金属的TVS器件，其特征在于：在N‑型的硅衬底N‑sub或生长的N‑型外延层N‑epi上至少包括第一至四P型阱PW1‑4，其TVS管由N+PW2PW3N+组成双极性晶体管。本发明低电容低钳位电压瞬态电压抑制器结构的TVS管为双极型晶体管效应，不仅具有击穿电压和触发电压低，保护响应更快的优点；还具有导通电阻和钳位电压都更小的特性，对后级集成电路的保护能力更强。

本发明授权一种低电容低钳位电压瞬态电压抑制器及其制造方法在权利要求书中公布了：1.一种低电容低钳位电压瞬态电压抑制器，在TVS管结构基础上，包含N-型的硅衬底N-sub硅片、P型阱PW、P+区、N+区、介质、接地金属层Gnd、接电源金属层VCC、信号端IO1和IO2金属的TVS器件，其特征在于：在N-型的硅衬底N-sub硅片或该硅片生长的N-型外延层N-epi上至少包括第一至四P型阱PW1、PW2、PW3和PW4，其中，所述的第一P型阱PW1、第四P型阱PW4为结构相同的轻掺杂P型阱，阱内包括P+区和N+区；所述的第二P型阱PW2内包括N+区的重掺杂；以及，所述的第三P型阱PW3阱内依序包括N+区、P+区和N+区的轻掺杂，第三P型阱PW3内P+区的宽度小于N+区的宽度；TVS管由N+区、PW2、PW3及N+组成一双极性晶体管，其基区第二P型阱PW2和第三P型阱PW3通过P+引出与接地端集电极N+短接在一起；当静电释放或浪涌产生时，由于第二P型阱PW2为重掺杂，故N+PW2击穿电压较低，N+PW2结击穿后，电流经过第二P型阱PW2到第三P型阱PW3，再从P+端流出到接地端；同时，又因为第三P型阱PW3为轻掺杂，其电阻较高，因此电流从第三P型阱PW3到P+产生的电压差很容易大于0.7V，此时，双极性晶体管效应产生，电流不仅从P+端流出，也同时从接地端的N+流出，呈现出显著的负阻特性，即电流-电压曲线发生明显骤回；所述的第二P型阱PW2和第三P型阱PW3下方增加P-型埋层P-BL，与N-型硅衬底搭配，形成较宽的耗尽区，降低TVS管底面结的寄生电容；所述的P+区为超浅结或与N+区结深相同，当TVS管导通时，电流从第二P型阱PW2、第三P型阱PW3到达基区P+的路径加长，同时，基区P+宽度设置较窄，宽度小于其二侧的N+宽度；所述的TVS管形成两种二极管：第一种从IO端到VCC端的二极管，是由P+区、N-epi、N+区形成，N-epi为高阻外延层，所述的P+区与N-epi形成较宽的空间电荷区，以降低此种二极管的电容；第二种从接地端Gnd到信号端IO的二极管，由P+区、PW1、N+区和或P+区、PW4、N+区形成的二个二极管，第一P型阱PW1和第四P型阱PW4为轻掺杂，因此N+与第一P型阱PW1和第四P型阱PW4间形成较宽的空间电荷区，以降低此种二极管的电容；所述的第一、第四P型阱PW1、PW4注入元素为硼，注入剂量为5E11~1E13CM-2，注入能量为60~100KeV；第二P型阱PW2注入元素为硼，注入剂量为1E14~9E14CM-2，注入能量为60~100KeV；第三P型阱PW3注入元素为硼，注入剂量为1E12~1E14CM-2，注入能量为60~100KeV；所述的N-型外延层生长掺入磷或砷杂质，其电阻率为50~300Ω*CM，外延层厚度3~8μm；P+区为超浅结，注入元素为硼，注入剂量为1E15~8E15CM-2，注入能量为40~80KeV；N+区为重掺杂，注入元素为磷或砷，注入剂量为2E15~1.2E16CM-2，注入能量为80~150KeV；从IO端到VCC端由P+N-epiN+形成的二极管中，由P+与N-epi形成更小结面积；在N-型硅衬底硅片上生长有一层N-型外延层和P-型埋层P-BL，在N-型外延层表面自左至右依序为包括P+区、N+区的第一P型阱PW1，一侧N-型外延层表面的P+区、N+区，有N+区的第二P型阱PW2，依序包括有N+区、P+区和N+区的第三P型阱PW3，包括P+区、N+区的第四P型阱PW4，另一侧N-型外延层表面的P+区、N+区，第二、第三P型阱PW2、PW3底部连接P-型埋层P-BL；第一P型阱PW1中的P+区和第三P型阱PW3连接金属接地端；N-型外延层表面的N+区和第二P型阱PW2的N+区与接电源金属层VCC连接；第一P型阱PW1中的N+区和一侧N-型外延层表面的P+区连接信号端IO1；第四P型阱PW4中的N+区和另一侧N-型外延层表面的P+区连接信号端IO2。

如需购买、转让、实施、许可或投资类似专利技术，可联系本专利的申请人或专利权人上海维安半导体有限公司，其通讯地址为：201202 上海市浦东新区施湾七路1001号；或者联系龙图腾网官方客服，联系龙图腾网可拨打电话0551-65771310或微信搜索“龙图腾网”。